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[问答]

FPGA PLL输出的时钟信号电压是多少？各位大侠赐教啊！

6638 时钟电压

问答对人有帮助，内容完整，我也想知道答案 0 我的用的FPGA是Cyclone Iv。其中PLL的数字电源是1.2v，模拟电源是2.5v。我想用PLL输出一个差分的时钟信号作为前端AD的采样时钟，只是现在不知道pll 输出的时钟信号电压是多少啊？大侠们救命啊。前端AD的输入电压是1.8V啊。我是不是还要在FPGA和AD直接接一个电平转换器啊？大侠救命啊 1
2014-11-6 23:20:06　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答举报 1347350136 相关推荐 • 请问FPGA PLL产生的时钟信号和AD9779A的数据时钟信号的相位关系？ 365 • 在FPGA上实现时钟信号的多路同步输出该怎么做呢？ 2440 • XINILX FPGA整个BANK的输出电压降低 5946 • 请问FPGA输出的PLL时钟有正负电平，上下抖动，这是怎么回事呢 6122 • DM8127 ISS parallel并行接口接收的PCLK是否有限制? 2301 • AD9364 RX LVDS电平幅度只有140-180mv 1942 • 请教各位大侠，这负电压电路是这样设计的么？ 3142 • 请问FPGA 中PLL时钟的问题 8854 • 请问DSP和FPGA的时钟信号如何产生？ 305 • 请教一个fpga输出时钟的问题 7005 3个回答

答案对人有帮助，有参考价值 0 示波器钩一下看看

2014-11-7 10:20:06 评论举报周大侠

答案对人有帮助，有参考价值 0 输出电平大小，跟该引脚所在BANK供电有关。

2014-11-7 11:47:10 评论举报 camp

答案对人有帮助，有参考价值 0 camp 发表于 2014-11-7 11:47 输出电平大小，跟该引脚所在BANK供电有关。是不是说PLL输出时钟电压是和BANK的电压一致的。而PLL的模拟电源和数字电源实际是只是为了让PLL工作，并不影响最终的输出电压。谢谢，是不是这个意思啊？万分感谢

2014-11-7 17:46:24 评论举报 1347350136

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