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新手，verilog描述异步置0，异步置1功能的D触发器，置0低电平有效，置1高电平有效，用modelsim仿真时，个别时序存在问题，费解，请指出问题所在。谢谢。代码及仿真图形如下： module D_FF(q,qn,d,clk,reset,set); input d,clk,set,reset; output q,qn; reg q,qn; always @(posedge clk or negedge reset or posedge set)//??????1???????0 begin if(!reset) begin q<=0;qn<=1;end else if(set) begin q<=1;qn<=0;end else begin q<=d;qn<=~d;end end endmodule testbench： `include "D_FF.v" module D_FF_test; reg d_in,clk_in,set_in,reset_in; wire q_out,qn_out; initial begin d_in=0; clk_in=0; set_in=0; reset_in=1; // reset_in=0; // #500 reset_in=0; // #500 set_in=1; end always #50 d_in={$random}%2; always #20 clk_in=~clk_in; always #100 set_in={$random}%2; always #200 reset_in={$random}%2; D_FF dff(.d(d_in), .clk(clk_in), .set(set_in), .reset(reset_in), .q(q_out), .qn(qn_out) ); endmodule 
仿真图形中，竖线那个位置，reset_in从0变为1，不起作用了，此时set_in 变为1，为什么D触发器的q不立刻置1，而是延迟了一会才置1？求解。 
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自己顶一下。有高手给解答下吗
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baijingdong 发表于 2014-4-6 22:15 谢谢，写的确实不好  |
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always @(posedge clk or negedge reset or posedge set)这是异步置1 |
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