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本人初学EDA 照谭会生的书原封不动打了个程序,仿真一个与非门,结果成了一个与门和一个非门,请问哪里设置不对啊?!
代码 library ieee; use ieee.std_logic_1164.all; entity my is port(A,B:in std_logic;Y:out std_logic); end entity my; architecture art1 of my is begin Y<=A nand B; end architecture art1;
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