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大家好，
请教个问题。 软件是ISE 13.1 。硬件是spartan 3a 和三星64Msdram。板子的FPGA的两个引脚D8、D9短接了，引出来通过一个电阻连接到sdram的时钟引脚。 问题是这样的，我在跑100MHz读写sdram的时候，经常出现sdram工作失常的现象。我怀疑是sdram相移引起的。请问该如何调整呢？ 非常感谢！ 
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2个回答
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1、首先有个小疑问，为何将FPGA的两个管脚短路输出，一般很少这样使用。
2、你的问题根据我的经验判断是由于时序约束的问题造成，由于xilinx的芯片特点，其走线路径变化比较大，所以需要加良好的约束，以保证整个同步电路的时间特性。 3、顺便说一下，一般来说，按照altera的SDRAM的应用经验，提供给SDRAM的CLK的管脚的时钟和FPGA内部的处理时钟，之间应该有一个相差，一般约为-63°。 评分 |
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查看sdram的时序要求，通过锁相环建立满足的时序
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2014-4-4 17:32:48
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