[问答]

XINILX FPGA整个BANK的输出电压降低

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问答对人有帮助，内容完整，我也想知道答案 0 我使用的为XINILX的XQV300和TMS320C31搭建的小系统，DSP时钟为40MHz，为晶振经过FPGA，再经过54AC14反相器到DSP。现在的故障现象为不知何种原因导致FPGA的BANK1（此BANK上有时钟输出、与DSP的所有16根数据线、中断信号、复位信号输出、AD启动信号）输出电压由3.3V左右降低至2.8V左右，使得时钟经过54AC14后一直为高电平（54AC14的VIN最高可到3.2V以上，一般为2.8V左右），DSP不再工作。这种现象还可以维持。如果将FPGA时钟直接接到DSP，故障不再复现。求助各位大虾，FPGA有何种可能导致整个BANK的输出电压降低（BANK的VCCO输入没有降低）？ 0
2013-7-21 17:40:56　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答举报 nmhui 相关推荐 • 新手求助FPGA画板bank电压问题？ 7811 • ADS4249EVM使用的1.8V的COMS型数据输出，可以接到bank电压是3.3V的FPGA上使用吗？ 64 • AD9653和FPGA硬件接法 2448 • 将LVDS输出驱动器连接到ZYNQ 7030的HP Bank的方法？ 2294 • 请问XC7K160T上运行时IO bank的电压如何切换？ 2598 • AD9653连接FPGA，数字输出根据ANSI-644标准连接到2.5v的bank，时钟输入以及数字输出应该连接到多少v的bank？ 336 • FPGA怎么对引脚进行分块？DDR3与FPGA的引脚连接 7995 • FPGA PLL输出的时钟信号电压是多少？各位大侠赐教啊！ 6588 • AD9467输出电平标准为LVDS，是否支持连接FPGA BANK1.8V？ 252 • FPGA功耗的基本概念，如何降低FPGA功耗？ 1029 1个回答

答案对人有帮助，有参考价值 0 可能你电源的供电功率不够，端口通信电流不变的情况下，增加了一个负载，只能降低您的电压来实现了。

2013-8-15 17:02:58 评论举报陈伦