完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
扫一扫,分享给好友
module counter(clk,rst,en);input clk,rst;output en;reg en;reg [3:0]count;always@(posedge clk or negedge rst)beginif(!rst)begin
en<='b0;count<='b0;endelsebeginif(count==15)//计数到15时EN输出 1,相当 于一个 分频器 beginen<=1;count<=0;endelsebeginen<=0;count<=count+1;endendendendmoudle
举报
zhping12
潇雨斜
VSVZDD
发布
基本FPGA或者树莓派或者其它微处理器(尽量压缩成本且完成项目)DFB激光器稳频
1301 浏览 1 评论
通过vivado来实现串口通信(Verilog语言)
2407 浏览 1 评论
助力AIoT应用:在米尔FPGA开发板上实现Tiny YOLO V4
1191 浏览 0 评论
如何使用CAN通信如何实现对变频器的控制?
3552 浏览 1 评论
想请教一下华芯拓远的工程师关于ASIC芯片调试软件的问题
3174 浏览 0 评论
高速总线背板设计
2309 浏览 58 评论
新威廉希尔官方网站 VPX VME64总线介绍
6158 浏览 113 评论
电子发烧友网
电子发烧友论坛
查看 »
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2025-1-29 06:05 , Processed in 0.601186 second(s), Total 52, Slave 42 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com