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各位朋友，大家好！
我刚学习FPGA，选择的是VHDL语言，试着编写了一个二分频和四分频的程序，二分频成功了，但四分频却有问题，代码如下： library ieee; use ieee.std_logic_1164.all; entity divclk is port ( -- Input ports inclk : in std_logic; outclk : out std_logic ); end divclk; architecture one of divclk is signal tmp : std_logic; signal count : integer; begin process(inclk) begin if(inclk'event and inclk = '1') then count <= count + 1; if(count = 2) then tmp <= not tmp; count <= 0; end if; end if; outclk <= tmp; end process; end one; 输出时钟outclk总是保持低电平，看了半天没有找到错误，还请各位帮忙指教一下！拜托了。 
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library ieee;
use ieee.std_logic_1164.all; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; entity divclk is port ( -- Input ports inclk : in std_logic; outclk : out std_logic ); end divclk; architecture one of divclk is signal tmp : std_logic; signal count : std_logic_vector(1 downto 0); begin process(inclk) begin if(inclk'event and inclk = '1') then if(count = "01") then count <= (others=>'0'); tmp <= not tmp; else count <= count + 1; end if; end if; end process; outclk <= tmp; end one; |
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~不知所云~ 发表于 2012-11-28 16:27 嗯，学习了，谢谢啦，还有一个请求，能不能解释一下原来那样为什么不行，想知其所以然。 |
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~不知所云~ 发表于 2012-11-28 16:27 count <= (others=>'0'); 这句话是什么意思 {:soso_e163:} |
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