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有没有FPGA的I/O输入参数？ 这应该是和ADC并行输出端口以及FPGA的输入参数有关。
把33Ω的电阻换成0Ω试试，像这种接法，一般在每个ADC的输出端加一个带3态输出的buffer应该更好。 |
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你测量的位置是FPGA的引脚，还是总线上？如果可能，测一下，FPGA相对应的引脚上的信号质量。
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2025-2-8 14:10:32
评论
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从您的描述来看，您将3片ADS8556的16位并行数据总线全部并联在一起，并在每片ADC的16位总线上串联了33欧的排阻。在2片ADC同时工作时，分时读取数据没有问题，但当3片同时工作时，FPGA内部就乱套了。当摘除排阻后，FPGA就正常了。
根据您的描述，这里有几个可能的原因： 1. 阻抗匹配问题：在高速数字电路中，阻抗匹配非常重要。当您将3片ADC的16位总线并联时，可能会导致阻抗不匹配，从而影响信号的稳定性和可靠性。您提到的33欧排阻可能是为了解决这个问题。当您摘除排阻后，FPGA正常工作，可能是因为阻抗匹配得到了改善。 2. 信号干扰：当3片ADC同时工作时，可能会产生信号干扰，导致FPGA内部混乱。摘除排阻后，信号干扰可能得到了缓解，从而使FPGA正常工作。 3. 驱动能力问题：FPGA的驱动能力可能不足以同时驱动3片ADC的16位总线。当您摘除排阻后，FPGA的驱动能力可能得到了提高，从而使其正常工作。 综上所述，直接将3片ADC的16位总线并联在一起可能会带来一些问题。建议您采取以下措施： 1. 检查阻抗匹配：确保FPGA和ADC之间的阻抗匹配，以减少信号干扰和提高信号稳定性。 2. 使用缓冲器：在FPGA和ADC之间添加缓冲器，以提高驱动能力和减少信号干扰。 3. 分时读取数据：如果可能的话，尽量采用分时读取数据的方式，以减少同时工作时的信号干扰。 4. 咨询专业人士：如果问题仍然无法解决，建议您咨询专业人士或查阅相关威廉希尔官方网站 资料，以获取更详细的解决方案。 |
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