[问答]

ADS8674输出数据有尖刺，实测时钟时序和datasheet不符是怎么回事？

问答对人有帮助，内容完整，我也想知道答案 0 14位ADC。使用verilog实现数据读写。SCLK时钟7.5MHZ。CS和SDI按照data上操作。但实测ADC的SDO数据波形和data上不一致。data上说一个读写周期（CS两个高脉冲之间的时间，总共32个时钟，前16个时钟ADC接收数据，后16个时钟ADC发送数据）的最后两个时钟SDO的电平保持为低，但我实测发现最后两个时钟SDO不为低。大神帮忙分析一下具体原因，谢谢。 0 本主题由 Harmony威廉希尔官方网站专家于 2024-12-10 16:46 审核通过
2024-12-10 06:15:11　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 新星之火12138 该类别下有 59 个回答。邀请回答 heks 该类别下有 58 个回答。邀请回答普罗旺斯的薰衣草该类别下有 55 个回答。邀请回答 lksas 该类别下有 47 个回答。邀请回答 wang21cj 该类别下有 46 个回答。邀请回答 chm5 该类别下有 45 个回答。邀请回答 hgimtk 该类别下有 45 个回答。邀请回答颜刚YanG 该类别下有 42 个回答。邀请回答 fdhsfagd 该类别下有 42 个回答。邀请回答 zhhx1985 该类别下有 41 个回答。邀请回答 huzp_bbs 该类别下有 41 个回答。邀请回答 ggfx 该类别下有 41 个回答。邀请回答站着幻想该类别下有 41 个回答。邀请回答 K_Ming 该类别下有 40 个回答。邀请回答风动影随该类别下有 40 个回答。邀请回答潘涛12345 该类别下有 39 个回答。邀请回答 kghfh 该类别下有 39 个回答。邀请回答 zhouxk 该类别下有 39 个回答。邀请回答 60user103 该类别下有 38 个回答。邀请回答 kingnet6688 该类别下有 38 个回答。邀请回答举报李秀珍相关推荐 • 设计ADS1263数据采集卡时遇到ADC实际数据输出率与理论配置不符的情况，怎么解决？ 242 • 使用ADS1018的过程中，出现了读取数据在0和正常值间隔跳动的现象，为什么？ 86 • ADS1299在采集数据过程中，查看通道1采集到的数据，发现数据全是7FFFFFh或者800000h，怎么回事？ 120 • 利用ADC Pro采集到的ADS1278EVM与ADS1278的datasheet不符合是怎么回事？ 270 • AD7606C-18读到的数据有个充电的现象，用诊断模式切到2.5V参考读到的数据是正常的，这是怎么回事？ 187 • 用FPGA进行控制两片8555进行采样，输出的DB【15:0】一直为高是怎么回事？ 53 • 在msp430中编译通过了在烧录时显示文件格式不符是怎么回事？ 2910 • LTC2364示波器抓出时序与datasheet不符是怎么回事？ 283 • ADS1.2中编译出现bad symbol是怎么回事啊？ 5495 • stm32l476ret6 sai主时钟没有波形输出还怎么回事？ 198 2个回答

答案对人有帮助，有参考价值 0 看示波器波形，CS、SCLK、和SDO波形质量太不好了，不知道是不是波形上的过冲和干扰造成的，CS、SCLK、和SDO信号对地接电容了吗，还是走线太长造成的，还是示波器测量时选择的参考点有干扰呢，如果对地接了电容建议去掉，建议这几个信号串联几十欧姆电阻减小波形过冲，改善下信号质量再看看SDO输出波形。

2024-12-10 15:33:52 评论举报李旗挺

答案对人有帮助，有参考价值 0 根据您的描述，ADS8674输出数据出现尖刺，实测时钟时序和datasheet不符。以下是一些可能的原因和解决方案： 1. 时钟频率不匹配：您提到SCLK时钟为7.5MHz，但datasheet可能推荐了不同的时钟频率。请检查datasheet推荐的时钟频率，并确保您的时钟频率与之匹配。 2. CS和SDI信号不稳定：请检查CS和SDI信号是否稳定，以及它们是否满足datasheet中的时序要求。如果信号不稳定，可能导致ADC输出数据出现尖刺。 3. 布线问题：检查您的PCB布线是否合理，特别是地线和电源线。不良的布线可能导致信号干扰，从而影响ADC输出数据。 4. 电源噪声：检查您的电源是否稳定，以及是否有足够的去耦电容。电源噪声可能导致ADC输出数据出现尖刺。 5. 代码问题：请检查您的Verilog代码，确保数据读写操作正确。特别是检查读写周期的时序，确保与datasheet中的时序要求一致。 6. 硬件问题：如果以上原因都排除了，可能是ADS8674芯片本身存在问题。您可以尝试更换一个芯片，看问题是否解决。针对您提到的SDO数据波形问题，以下是一些建议： 1. 检查SDO信号是否稳定，以及是否满足datasheet中的时序要求。 2. 检查您的Verilog代码，确保在读写周期的最后两个时钟，SDO信号保持为低。 3. 如果问题仍然存在，您可以尝试使用示波器测量SDO信号，以便更准确地分析问题。希望以上建议能帮助您解决问题。如果问题仍然存在，请提供更多详细信息，以便进一步分析。

2024-12-10 17:32:41 评论举报杨平