[问答]

如果使用FPGA产生采样时钟给ADC3664的话，下图中的原理图需要进行怎样的修改呢？

问答对人有帮助，内容完整，我也想知道答案 0 你好，在ADC3664EVM中，采样时钟可以通过J9 balun input进行输入，也可以通过FPGA产生信号时钟，请问如果使用FPGA产生采样时钟给ADC3664的话，下图中的原理图需要进行怎样的修改呢？包括哪些DNP需要重新焊接连接之类的。如果我不需要接受FPGA_REFCLK的话，是不是就只用焊接R39呢？也就是FPGA_CLK。对这个FPGA_CLK有什么幅度需求吗？也就是FPGA这边关于FPGA_CLK这个输出信号引脚有什么配置需求吗，包括电气特性之类的还有一个问题，在ADC3664EVM手册（sbau361.pdf）中讲解到，使用板载时钟就会进行频率锁定。请问这个板载时钟是不是EVM板子上的10M时钟？如果我将ADC配置成14bit 1-wire real decimation，decimation factor=8的话，那么这个板载时钟频率够吗？不清楚怎么配置板载时钟 0 本主题由 Harmony威廉希尔官方网站专家于 2024-11-20 11:34 审核通过
2024-11-20 07:29:04　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 新星之火12138 该类别下有 60 个回答。邀请回答 heks 该类别下有 60 个回答。邀请回答普罗旺斯的薰衣草该类别下有 55 个回答。邀请回答 wang21cj 该类别下有 48 个回答。邀请回答 lksas 该类别下有 47 个回答。邀请回答 chm5 该类别下有 45 个回答。邀请回答 hgimtk 该类别下有 45 个回答。邀请回答 fdhsfagd 该类别下有 43 个回答。邀请回答颜刚YanG 该类别下有 43 个回答。邀请回答风动影随该类别下有 41 个回答。邀请回答 huzp_bbs 该类别下有 41 个回答。邀请回答 ggfx 该类别下有 41 个回答。邀请回答站着幻想该类别下有 41 个回答。邀请回答 zhhx1985 该类别下有 41 个回答。邀请回答 kghfh 该类别下有 40 个回答。邀请回答 K_Ming 该类别下有 40 个回答。邀请回答 dsdfshf 该类别下有 39 个回答。邀请回答 zhouxk 该类别下有 39 个回答。邀请回答 lifei639156 该类别下有 39 个回答，其中被选为最佳答案 1 次。邀请回答潘涛12345 该类别下有 39 个回答。邀请回答举报王鹏相关推荐 • ADC3664EVM板子能够正常返回dclk，但是返回的fclk一直是高电平，且da0一直拉高是怎么回事？ 78 • 求教关于FPGA进行采样时，时钟与数据不同步的问题。 6913 • 时钟是怎样传递出去的 1780 • 使用SPICS怎样配出一个具有固定采样频率的时钟？ 2127 • 关于FPGA.ARM.DSP时钟信号的问题，请高人解答，多谢！^_^ 3465 • 存在高速ADC（如100M以上）拥有外部事件使能引脚的么，就是外部事件直接让ADC在这个点进行采样，不用考虑时钟的 15415 • 怎样去计算STM32 ADC的采样率呢 4972 • 怎样对ADC进行采集呢 1700 • 100M采样频率的ADC出来的数据怎么给主频50M的FPGA呢？ 7314 • AD9642高速采样数据ADC闪码出现波形信号 3073 1个回答

答案对人有帮助，有参考价值 0 根据您的问题，我将分步解答： 1. 修改原理图：如果您想使用FPGA产生采样时钟给ADC3664，您需要将FPGA的输出时钟信号连接到ADC3664的采样时钟输入。在原理图中，您需要将FPGA的时钟输出引脚（例如FPGA_CLK）连接到ADC3664的采样时钟输入引脚（例如J9 balun input）。 2. 重新焊接DNP：根据您的描述，如果您不需要接受FPGA_REFCLK，那么您只需要焊接R39，也就是FPGA_CLK。这意味着您需要将FPGA_CLK连接到ADC3664的采样时钟输入。 3. FPGA_CLK的幅度需求：关于FPGA_CLK的幅度需求，您需要参考ADC3664的数据手册，了解其采样时钟输入的电气特性。通常，ADC3664的采样时钟输入电压范围为0.8V至3.3V，因此FPGA_CLK的输出电压应该在这个范围内。此外，您还需要确保FPGA_CLK的输出电流和驱动能力满足ADC3664的要求。 4. FPGA_CLK的配置需求：在FPGA中配置FPGA_CLK时，您需要确保时钟信号的频率、相位和占空比等参数满足ADC3664的要求。您可以在FPGA的时钟管理模块中配置这些参数。 5. 板载时钟和频率锁定：根据ADC3664EVM手册（sbau361.pdf）中的描述，使用板载时钟会进行频率锁定。这里的板载时钟指的是ADC3664EVM板上的时钟源，而不是FPGA产生的时钟。当您使用FPGA产生的时钟时，这个频率锁定功能可能不适用。但是，您仍然需要确保FPGA产生的时钟频率满足ADC3664的要求。总之，要使用FPGA产生采样时钟给ADC3664，您需要将FPGA的时钟输出引脚连接到ADC3664的采样时钟输入，并确保时钟信号的电气特性和配置参数满足ADC3664的要求。同时，您需要参考ADC3664的数据手册，了解其采样时钟输入的具体要求。

2024-11-20 17:28:40 评论举报听风说梦