[问答]

ADC3683 FPGA抓到的FCLK 差分信号P和N有错位是怎么回事？如何处理？

问答对人有帮助，内容完整，我也想知道答案 0 我们使用FPGA抓取FCLK时发现其P和N不同步：但是我们这些差分线都是做了等长的，如下：捕获的FCLK一端如下：请问会是什么问题造成的呢？有疑惑是这个FCLK的摆幅是否正常？其与FPGA是直连，还是有要求P和N之间要跨接100欧电阻呢？感谢！ 0 本主题由 Harmony威廉希尔官方网站专家于 2024-11-15 14:52 审核通过
2024-11-15 06:55:48　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 新星之火12138 该类别下有 83 个回答。邀请回答 heks 该类别下有 75 个回答。邀请回答 wang21cj 该类别下有 72 个回答。邀请回答普罗旺斯的薰衣草该类别下有 69 个回答。邀请回答 hgimtk 该类别下有 64 个回答。邀请回答 chm5 该类别下有 62 个回答。邀请回答风动影随该类别下有 55 个回答。邀请回答 lksas 该类别下有 54 个回答。邀请回答 zhhx1985 该类别下有 53 个回答。邀请回答站着幻想该类别下有 52 个回答。邀请回答 hfgsd 该类别下有 51 个回答。邀请回答青上也该类别下有 50 个回答。邀请回答 zhouxk 该类别下有 50 个回答。邀请回答 kghfh 该类别下有 50 个回答。邀请回答 blueshine 该类别下有 50 个回答。邀请回答 fdhsfagd 该类别下有 50 个回答。邀请回答你又知道了该类别下有 50 个回答。邀请回答 dsdfshf 该类别下有 49 个回答。邀请回答深海零下一度1 该类别下有 49 个回答。邀请回答 ufydsyfsf 该类别下有 49 个回答。邀请回答举报李华瑞相关推荐 • ADC3664EVM板子能够正常返回dclk，但是返回的fclk一直是高电平，且da0一直拉高是怎么回事？ 145 • 咨询一个差分信号的处理 3876 • 差分信令P和N输出问题的解决办法？ 5279 • 差分信号与单端信号的区别 2560 • 请问AD7606能支持差分信号输入吗 7967 • AD7606能支持差分信号输入吗？ 432 • 差分信号与单端信号的区别是什么 2447 • 为什么变压器输入输出端的差分信号要一一对应（即P端和P端对应，N端和N端对应） 8777 • 什么是差分信号？为什么要用差分信号？ 5326 • 如何将LvCmos 2.5 i / o转换为Fpga内的差分信令（Lvds）吗？ 2389 2个回答

答案对人有帮助，有参考价值 0 PN相位差多少？最好使用差分碳棒在输出端测下差分信号。测试得到的FCLK的幅值是650mV是吗？共模电压是1V是吗？这样的话幅值应该是正常的。 FCLK是差分LVDS时钟输出，datasheet中给出了LVDS的幅值范围500mV~850mV，典型值700mV。共模电压为1.0V。您提到了和FPGA直连，如果FPGA的LVDS输入端内部没有端接100ohm的话，是需要外部在靠近FPGA的输入端跨接100ohm电阻的。

2024-11-15 14:48:11 评论举报刘悦竹

答案对人有帮助，有参考价值 0 FCLK差分信号P和N错位可能是由以下几个原因造成的： 1. 信号完整性问题：虽然您提到差分线已经做了等长处理，但是信号完整性问题仍然可能导致P和N不同步。这可能是由于线宽、线距、线材等因素的影响。您可以尝试优化PCB布局，减小差分线之间的距离，以提高信号完整性。 2. 阻抗不匹配：差分信号的阻抗匹配对于信号完整性非常重要。如果P和N之间的阻抗不匹配，可能会导致信号反射和错位。通常，差分信号的阻抗应该在100欧姆左右。您可以尝试在P和N之间跨接100欧姆电阻，以实现阻抗匹配。 3. 驱动能力不足：如果FPGA的驱动能力不足，可能导致差分信号的摆幅不够。您可以检查FPGA的驱动能力是否满足要求，或者尝试使用具有更高驱动能力的FPGA。 4. 接收端问题：FPGA接收端的差分信号处理能力也可能影响信号的同步性。您可以检查FPGA的接收端配置，确保其能够正确处理差分信号。 5. 外部干扰：外部电磁干扰可能会影响差分信号的同步性。您可以尝试使用屏蔽线缆，或者在PCB上增加地平面，以减少外部干扰。综上所述，您可以从信号完整性、阻抗匹配、驱动能力、接收端配置和外部干扰等方面进行排查和优化，以解决FCLK差分信号P和N错位的问题。

2024-11-15 17:19:19 评论举报李伟