[问答]

当ADC3663的LVDS输出给到ZYNQ-7000的LVDS接收这两者之间可以直连吗？

问答对人有帮助，内容完整，我也想知道答案 0 ADC3663的LVDS差分输出与xilinx的ZYNQ-7000的LVDS输入的电平匹配问题 ADC3663的供电是1.8V，ADC3663的LVDS输出给到ZYNQ-7000的BANK12，BANK12的供电是2.5V的下图是ZYNQ-7000的LVDS接口电平要求下图是ADC3663的LVDS接口电平要求目前的设计是串联电阻，串联电阻对Layout有些不友好所以想请教一下当ADC3663的LVDS输出给到ZYNQ-7000的LVDS接收这两者之间可以直连吗？ 0 本主题由 Harmony威廉希尔官方网站专家于 2024-11-14 11:49 审核通过
2024-11-14 07:43:06　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 新星之火12138 该类别下有 63 个回答。邀请回答 heks 该类别下有 61 个回答。邀请回答普罗旺斯的薰衣草该类别下有 59 个回答。邀请回答 wang21cj 该类别下有 55 个回答。邀请回答 hgimtk 该类别下有 52 个回答。邀请回答 chm5 该类别下有 50 个回答。邀请回答 lksas 该类别下有 49 个回答。邀请回答 K_Ming 该类别下有 46 个回答。邀请回答 huzp_bbs 该类别下有 45 个回答。邀请回答 zhhx1985 该类别下有 45 个回答。邀请回答 msvdsufsdf 该类别下有 44 个回答。邀请回答颜刚YanG 该类别下有 44 个回答。邀请回答风动影随该类别下有 43 个回答。邀请回答 kghfh 该类别下有 43 个回答。邀请回答 zhouxk 该类别下有 43 个回答。邀请回答 fdhsfagd 该类别下有 43 个回答。邀请回答 hfgsd 该类别下有 42 个回答。邀请回答 ggfx 该类别下有 42 个回答。邀请回答站着幻想该类别下有 42 个回答。邀请回答 ufydsyfsf 该类别下有 41 个回答。邀请回答举报张敏相关推荐 • FTW影响系统时钟请问这两者之间有什么关系吗 1301 • STM32和LORA这两者之间如何通过LORA进行通讯 3275 • Zynq-7000是什么？Zynq-7000能干什么？ 1634 • 用于Zynq 7000 GTX收发器的LVDS振荡器指定电压摆幅是多少？ 2772 • 如何实现Xilinx Zynq-7000嵌入式系统设计？ 1317 • 当Vcco为1.8V时，是否可以产生输出差分时钟/数据？ 2227 • ADC3663数字滤波器如何使用呢？ 231 • 赛灵思Zynq-7000可扩展处理平台让编程流程更简单 3153 • LTC2217芯片LVDS模式输出是否为LVDS33？ 256 • AG7120和AG7220两者之间的性能参数有什么不同呢？ 1323 2个回答

答案对人有帮助，有参考价值 0 关于您的问题，我是这样理解的，LVDS本身是可以直连的，只不过一般对于高速信号，考虑到信号完整性，会有个阻抗匹配的考虑。一般是用匹配电阻和PCB走线的阻抗控制来实现。考虑到这个ADC的clk速度并不是很快，直接连接应该是可以的。 datasheet中给的PCB layout的例子，也没有加匹配电阻，只是对走线给出了要求，比如差分走线，等长要求等。希望我的回答对您有帮助，谢谢

2024-11-14 11:41:40 评论举报肖锋

答案对人有帮助，有参考价值 0 在将ADC3663的LVDS输出连接到ZYNQ-7000的LVDS接收器时，需要考虑以下几个方面： 1. 电平匹配：ADC3663的LVDS输出电平与ZYNQ-7000的LVDS输入电平需要匹配。根据您提供的信息，ADC3663的供电是1.8V，而ZYNQ-7000的BANK12供电是2.5V。在这种情况下，直接连接可能会导致电平不匹配，从而影响信号完整性。 2. 信号完整性：由于ADC3663和ZYNQ-7000之间的电平不匹配，直接连接可能会导致信号完整性问题。为了解决这个问题，可以考虑使用电平转换器（如LVDS电平转换器）来实现电平匹配。 3. 布局友好性：您提到串联电阻对Layout不友好。在这种情况下，可以考虑使用电平转换器来替代串联电阻，以实现电平匹配和信号完整性，同时保持布局的友好性。综上所述，直接将ADC3663的LVDS输出连接到ZYNQ-7000的LVDS接收器可能不是最佳选择。建议使用电平转换器来实现电平匹配和信号完整性，同时保持布局的友好性。这样可以确保ADC3663和ZYNQ-7000之间的信号传输稳定可靠。

2024-11-14 17:55:51 评论举报李鸿洋