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CDCE813-Q1给CLK_IN后VDDOUT掉电的原因？

问答对人有帮助，内容完整，我也想知道答案 0 CDCE813-Q1: 给CLK_IN后VDDOUT掉电 0 本主题由 Harmony威廉希尔官方网站专家于 2024-11-12 17:47 审核通过
2024-11-12 07:04:29　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 新星之火12138 该类别下有 60 个回答。邀请回答 heks 该类别下有 60 个回答。邀请回答普罗旺斯的薰衣草该类别下有 55 个回答。邀请回答 wang21cj 该类别下有 48 个回答。邀请回答 lksas 该类别下有 47 个回答。邀请回答 chm5 该类别下有 45 个回答。邀请回答 hgimtk 该类别下有 45 个回答。邀请回答 fdhsfagd 该类别下有 43 个回答。邀请回答颜刚YanG 该类别下有 43 个回答。邀请回答 huzp_bbs 该类别下有 41 个回答。邀请回答 ggfx 该类别下有 41 个回答。邀请回答站着幻想该类别下有 41 个回答。邀请回答 zhhx1985 该类别下有 41 个回答。邀请回答风动影随该类别下有 41 个回答。邀请回答 K_Ming 该类别下有 40 个回答。邀请回答 kghfh 该类别下有 40 个回答。邀请回答 zhouxk 该类别下有 39 个回答。邀请回答 lifei639156 该类别下有 39 个回答，其中被选为最佳答案 1 次。邀请回答潘涛12345 该类别下有 39 个回答。邀请回答 msvdsufsdf 该类别下有 39 个回答。邀请回答举报李红相关推荐 • CDCE913-Q1是否同CDCE813-Q1一样具有抖动消除能力？ 102 • 为什么这个程序仿真clk_in会出现这样的波形以及如何解决？ 5506 • EVM6670删除CDCE62002 891 • 使用PLL_ADV从CLK_IN时VCO频率远高于Spartan-6允许的频率 2054 • 关于vhdl—— case when后面的赋值语句不更新的问题？ 6198 • XAPP341 TRANSMIT不起作用 1150 • 想调用一下vivado里IP核的clock wizard模块，输入时钟为50M，输出为25M。 22203 • 对50MHZ时钟分频，输出1KHZ时钟信号和100HZ时钟信号 30305 • LED实验计数器会变 1879 • 每个DAC5681使用1片FPGA+cdce62005管理，4路同步输出时，用DAC5681的SYNC控制还是CDCE62005的SYNC信号控制？ 83 2个回答

答案对人有帮助，有参考价值 0 您好，您是使用的CDCE813-Q1还是CDCE813R02-Q1 ？再确认下，仅是在输入20Mhz的CLK input时，VDDOUT从3.3V掉到0V？上电后，不输入时钟信号时，供电电压是正常的吗？

2024-11-12 17:15:27 评论举报刘晓燕

答案对人有帮助，有参考价值 0 CDCE813-Q1 是一款由德州仪器（Texas Instruments）生产的高速比较器。在分析给CLK_IN后VDDOUT掉电的原因时，我们需要考虑以下几个可能的因素： 1. 电源问题：首先检查VDD和VSS电源是否正常供电。如果电源不稳定或电压不足，可能会导致VDDOUT掉电。 2. 输入信号问题：检查CLK_IN输入信号是否符合规格要求，包括信号幅度、频率和波形。如果输入信号异常，可能会导致VDDOUT掉电。 3. 负载问题：检查VDDOUT引脚连接的负载是否过大或过小。过大的负载可能会导致VDDOUT电压降低，而过小的负载可能会导致VDDOUT电压过高。 4. 内部电路问题：如果以上因素都排除了，那么可能是CDCE813-Q1内部电路存在问题。这种情况下，建议联系德州仪器的威廉希尔官方网站支持寻求帮助。为了更准确地诊断问题，建议您提供更多关于电路设计和测试条件的详细信息，以便我们能够提供更具体的建议。

2024-11-12 18:10:38 评论举报李燕