[问答]

tlv320aic23b的BCLK到底应该是多大呢？

问答对人有帮助，内容完整，我也想知道答案 0 设置的是8k采样16bit量化。按道理BCLK应该是8162=256k。但是我用master模式下BCLK输出的是3.072MHz（我用的晶振是12.288M） 0 本主题由 Harmony威廉希尔官方网站专家于 2024-10-26 10:19 审核通过
2024-10-25 06:12:03　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 新星之火12138 该类别下有 63 个回答。邀请回答 heks 该类别下有 61 个回答。邀请回答普罗旺斯的薰衣草该类别下有 58 个回答。邀请回答 wang21cj 该类别下有 55 个回答。邀请回答 hgimtk 该类别下有 50 个回答。邀请回答 lksas 该类别下有 48 个回答。邀请回答 chm5 该类别下有 47 个回答。邀请回答 zhhx1985 该类别下有 45 个回答。邀请回答颜刚YanG 该类别下有 44 个回答。邀请回答 K_Ming 该类别下有 44 个回答。邀请回答 msvdsufsdf 该类别下有 44 个回答。邀请回答 fdhsfagd 该类别下有 43 个回答。邀请回答风动影随该类别下有 43 个回答。邀请回答 huzp_bbs 该类别下有 43 个回答。邀请回答 zhouxk 该类别下有 42 个回答。邀请回答 ggfx 该类别下有 41 个回答。邀请回答站着幻想该类别下有 41 个回答。邀请回答 ufydsyfsf 该类别下有 41 个回答。邀请回答 hfgsd 该类别下有 41 个回答。邀请回答 caoguiqun 该类别下有 40 个回答。邀请回答举报张伟相关推荐 • TLV320AIC23B内部模拟通道有加滤波器吗？ 125 • tlv320aic23b DAC输出电压不能满刻度1Vrms输出，是一个什么原因？ 586 • 怎样去设计一种基于DDK的TLV320AIC23驱动程序？ 1617 • fpga音频采集系统设计 3999 • 在海思3536c上使用TLV320AIC3100遇到的疑问求解 117 • 请问inux-3.2.0中tlv320aic3x.c驱动是否支持TLV320AIC3104这款芯片呢？ 155 • TLV320AIC31无法正常工作是什么原因导致的？ 206 • 在安霸平台上的TLV320AIC3101驱动，在机器上声音偏小是怎么回事？如何解决？ 138 • 如何判断TLV320AIC3204是否正常工作？ 140 • TLV320AIC3101音频调试无声音输出是怎么回事？ 194 2个回答

答案对人有帮助，有参考价值 0 手册上确实是说非usb模式(normal mode)的时候, BCLK=MCLK/4 (when SR<88k), 你确认是设置为I2S模式了？不过即使aic23b这样输出也是符合规范的，只不过这个总线位宽很不常用。常用的是16位和32位位宽。

2024-10-26 10:15:41 评论举报彭瑾

答案对人有帮助，有参考价值 0 TLV320AIC23B是一款立体声音频编解码器，用于将数字音频信号转换为模拟信号或反之。在您的情况下，您提到了8k采样率和16位量化，这意味着每个样本需要16位数据。因此，每个样本的时钟周期为1/8000秒，即125微秒。对于立体声音频，每个样本包含两个通道的数据，因此每个样本需要32位数据（16位2通道）。因此，每个样本的时钟周期为1/8000秒，即125微秒。现在，我们来计算BCLK（位时钟）的频率。BCLK是用于驱动编解码器的时钟信号，其频率应该是样本数据速率的两倍。在您的情况下，样本数据速率为8k32位=256k位/秒。因此，BCLK的频率应该是256k*2=512kHz。然而，您提到在master模式下，BCLK输出的是3.072MHz。这可能是因为您的晶振频率是12.288MHz，而AIC23B的时钟分频器将晶振频率除以4，得到3.072MHz。这意味着您的BCLK频率实际上是3.072MHz，而不是512kHz。为了解决这个问题，您可以尝试调整晶振频率或时钟分频器的设置，以使BCLK频率接近512kHz。例如，您可以尝试使用一个6.144MHz的晶振，这样时钟分频器将产生1.536MHz的BCLK频率，更接近512kHz。或者，您可以尝试调整时钟分频器的设置，以改变BCLK频率。总之，TLV320AIC23B的BCLK频率应该是512kHz，但在您的系统中，由于晶振频率和时钟分频器的设置，BCLK频率为3.072MHz。您可以尝试调整晶振频率或时钟分频器的设置，以使BCLK频率更接近512kHz。

2024-10-26 15:36:57 评论举报笑过就走