Verilog语法是指硬件能够实现的语法。它的子集很小。常用的RTL语法结构如下:
1、模块声明:module ... end module
2、端口声明:input, output, inout
3、信号类型:wire, reg, tri等
4、参数定义:parameter
5、运算操作符:各种逻辑操作符、移位操作符、算数操作符等
6、比较判断:if ... else, case ... default ... endcase
7、连续赋值:assign, 问号表达式(?:)
8、always模块:敏感表可以是电平、边沿信号
9、begin...end(代码块?)
10、任务定义:task...endtask
11、循环语句:for
12、赋值符号:=和<=(阻塞和非阻塞赋值)
硬件设计的精髓,力求用最简单的语言描述最复杂的硬件,这也是硬件描述语言的本质。对于做RTL级别的设计而言,掌握好上面这些语法很重要。