FPGA能否正确接收来自FX3同步从站FIFO的数据？

144 FPGA FX3 fifo

问答对人有帮助，内容完整，我也想知道答案 0 您好，我无法理解 AN65974 中描述的时序图，以下是我从 FPGA Verilog 的角度对时序的理解， 1.复位时，SLCS、SLRD 和 SLOE 全部断态。 2.在 t1 时，断定 SLCS 和 SLOE，同时将地址接入地址总线。 3.在 t2 时赋值 SLRD（FX3 检查此时 SLRD 是否仍为高电平，FX3 将在下一个时钟沿，即 t3 时检查 SLRD 是否为低电平）。 4. 由于不是突发传输，在 t4 时拉高 SLRD。 5. 在 t5 时，SLRD 变为低电平后已过去两个时钟周期，因此 FPGA 要检查 FLAG 是否为高电平。如果为高电平，则对数据总线进行采样。如果为低电平，则不对数据总线进行采样。 6. t6 时，FPGA 用新地址更新地址总线，依此类推；在此过程之后，FPGA 能否正确接收来自 FX3 同步从站 FIFO 的数据？非常感谢！ 0 本主题由 Harmony威廉希尔官方网站专家于 2024-5-31 17:02 审核通过
2024-5-31 08:09:28　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × chm5 该类别下有 7 个回答。邀请回答 zhangminmin 该类别下有 6 个回答。邀请回答发烧友推温针该类别下有 6 个回答。邀请回答南中南该类别下有 6 个回答。邀请回答 uvysdfydad 该类别下有 6 个回答。邀请回答 denxinan 该类别下有 6 个回答。邀请回答敷衍作笑谈该类别下有 5 个回答。邀请回答哎呀2015 该类别下有 5 个回答。邀请回答费加罗该类别下有 5 个回答。邀请回答 efwedfd 该类别下有 5 个回答。邀请回答 hwp0415229 该类别下有 5 个回答。邀请回答 fanB 该类别下有 5 个回答。邀请回答好名字该类别下有 5 个回答。邀请回答 hzp_bbs1 该类别下有 5 个回答。邀请回答 HengDu 该类别下有 5 个回答。邀请回答新星之火12138 该类别下有 5 个回答。邀请回答红粉小Q猪该类别下有 5 个回答。邀请回答 kszdj113 该类别下有 5 个回答。邀请回答剪刀脚该类别下有 5 个回答。邀请回答 ht_liu 该类别下有 4 个回答。邀请回答举报名士流相关推荐 • 怎么使用FX3 DVK与FPGA板在slave FIFO同步模式下通信 1589 • FPGA不能同步地从FX3接收FS3中的数据 3049 • FX3与FPGA的连接线中是否可以省略地址线？ 231 • 我对AN84868 FX3配置FPGA的问题 3777 • FX3同步从设备FIFO读取时增加2个字 1314 • 怎么使用FX3 GPIF-II的同步从设备FIFO写模式 2193 • 如何让SPI3与FX3同时发送和接收数据的spi？ 1078 • FX3从SPI启动并配置FPGA 2056 • 如何将数据发送到FX3 2537 • 怎么使用SPI配置FPGA然后启用32位从设备FIFO 2892 1个回答

答案对人有帮助，有参考价值 0 根据您提供的描述，这里是对AN65974中时序图的理解： 1. 复位时，SLCS（片选）、SLRD（读使能）和SLOE（输出使能）全部为低电平。 2. 在t1时刻，将SLCS和SLOE置为高电平，同时将地址接入地址总线。 3. 在t2时刻，将SLRD置为高电平（FX3会在下一个时钟沿，即t3时刻检查SLRD是否为低电平）。 4. 由于不是突发传输，在t4时刻将SLRD置为低电平。 5. 在t5时刻，SLRD变为低电平后已过去两个时钟周期，此时FPGA需要检查FLAG是否为高电平。如果FLAG为高电平，则对数据总线进行采样；如果FLAG为低电平，则不对数据总线进行采样。从您的描述来看，FPGA应该能够正确接收来自FX3同步从站FIFO的数据。但是，为了确保数据传输的稳定性和可靠性，建议您仔细检查以下几点： 1. 确保FPGA和FX3之间的时钟同步。如果时钟不同步，可能会导致数据传输错误。 2. 检查FPGA和FX3之间的接口信号是否正确连接，包括地址总线、数据总线、控制信号等。 3. 确保FPGA的采样时钟与FX3的数据传输时钟相匹配，以便在正确的时刻采样数据。 4. 在FPGA端添加适当的错误检测和处理机制，以便在出现问题时能够及时发现并采取相应措施。总之，只要确保FPGA和FX3之间的接口信号正确连接，时钟同步，以及采样时钟匹配，FPGA应该能够正确接收来自FX3同步从站FIFO的数据。

2024-5-31 17:24:20 评论举报李鸿洋