做FPGA向FX3写数据的过程中遇到了一些问题求解

147 FPGA FX3

问答对人有帮助，内容完整，我也想知道答案 0 你好我在做FPGA向FX3写数据的过程中遇到了一些问题想要明确一下：（缓冲区的大小设置为16kB，数据总线位宽为32位，水印值为6） 1、如果以16kB为单位写，这时候pktend_n信号是否可以一直处于高电平状态，并且我在control center中看到正确的数据。 2、以1024B为单位写，所述1024B应该需要再发一个零数据包（ZLP）来包装缓冲区，为此我做了以下几种测试第一种是在slwr_n拉高前的最后一个周期，将pktend_n信号拉低一个周期，按照对如果理解没错的话这是以短数据包的形式写入数据，并且观察到在pktend_n信号置位三个周期后flaga信号会拉低一段时间，按照我的理解flaga指示的是缓冲区的状态，我可以肯定这里缓冲区并没有满，想请问flaga是否还具有其他的作用？1024B是否也可以按照短数据包的形式发送？第二种是在slwr_n拉高以后，再将pktend_n信号拉低一个周期，按照对AN65974的理解，这里应该为发送1024B之后再发送一个零数据包（ZLP）来包装缓冲区，这里如果我没有延迟紧跟着将pktend_n信号拉低一个周期，则在control center中就会出现Error Code:997，但是我将pktend_n信号延迟一个周期再拉低，则可以看到正确数据，请问这是为什么？几种情况，如图所示短数据包零长度数据包 error：997 0 本主题由 Harmony威廉希尔官方网站专家于 2024-2-28 10:08 审核通过
2024-2-28 07:45:10　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 36切53 该类别下有 65 个回答。邀请回答 hnui2002 该类别下有 50 个回答。邀请回答细水爱长流该类别下有 33 个回答。邀请回答不cdvdhgdh 该类别下有 31 个回答。邀请回答 iwuwjgj 该类别下有 26 个回答。邀请回答 cslb2000 该类别下有 25 个回答。邀请回答 ggfx 该类别下有 23 个回答。邀请回答珠海易胜该类别下有 23 个回答。邀请回答 hrtuoyu 该类别下有 22 个回答。邀请回答 h1654155958.0210 该类别下有 22 个回答。邀请回答 ncmza 该类别下有 21 个回答。邀请回答 shaoye88 该类别下有 21 个回答。邀请回答 april_yu 该类别下有 20 个回答。邀请回答瑾年Invader 该类别下有 20 个回答。邀请回答望望Ll 该类别下有 20 个回答。邀请回答 zkzk196599 该类别下有 19 个回答。邀请回答 nvwuwy 该类别下有 18 个回答。邀请回答 lucas_songlea 该类别下有 18 个回答。邀请回答 cmh22 该类别下有 17 个回答。邀请回答 fan7572 该类别下有 17 个回答。邀请回答举报胖子的逆袭相关推荐 • 我对AN84868 FX3配置FPGA的问题 3699 • 在配置FPGA之前，FX3是否存储了所有配置数据 2780 • 从FIFO环回传输FX3未能向FPGA发送数据 1575 • 怎么在FX3和FPGA之间共享数据 2531 • 使用FPGA发送数据到FX3时全标志设置为低 1649 • 如何将数据发送到FX3 2489 • FX3 UVC不稳定数据流是什么原因导致的？ 152 • 流光测试fpga程序问题 1058 • FPGA不能同步地从FX3接收FS3中的数据 2996 • 请问谁有从USB发送数据到FX3的经验？ 1892 1个回答

答案对人有帮助，有参考价值 0 第一种是在slwr_n拉高前的最后一个周期，将pktend_n信号拉低一个周期，按照对如果理解没错的话这是以短数据包的形式写入数据，并且观察到在pktend_n信号置位三个周期后flaga信号会拉低一段时间，按照我的理解flaga指示的是缓冲区的状态，我可以肯定这里缓冲区并没有满，想请问flaga是否还具有其他的作用？1024B是否也可以按照短数据包的形式发送？ =>Flaga的功能在GPIF designer中是可配的，可以配置成相应的第1234个thread的DMA_Ready或者DMA_WaterMark, 或者当前thread的DMA_Ready DMA_WaterMark，要看你配的是哪种。第二种是在slwr_n拉高以后，再将pktend_n信号拉低一个周期，按照对AN65974的理解，这里应该为发送1024B之后再发送一个零数据包（ZLP）来包装缓冲区，这里如果我没有延迟紧跟着将pktend_n信号拉低一个周期，则在control center中就会出现Error Code:997，但是我将pktend_n信号延迟一个周期再拉低，则可以看到正确数据，请问这是为什么？ =>你可以打开我们的GPIF designer，假设你用的是sync slave fifo这个状态机：从图中可以看出，write状态是无法直接转到ZLP状态进行commit的，必须要先通过(PKEND SLWR)\|SLCS的状态转回到idle状态，才可以通过SLWR !SLCS !PKEND SLRD的状态转到ZLP状态进行commit。

2024-2-28 09:29:48 评论举报夏日余晖