[问答]

PSOC 5LP delta-sigma A/D误差随位数的增加而增加是为什么？

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问答对人有帮助，内容完整，我也想知道答案 0 在 cyc8kit-5LP 上使用 Del-Sigma A/D 为 8 位，但是当增加到 10 位或更多位时，误差会增加。我正在使用 UART 向终端显示测量结果该组件配置为：如果我的输入电压为 4.002V （精度 +-1mV），然后用 A/D 吐出 4023 mV。误差在 1LSB 以内。将 A/D 改为 10 位然后 A/D 给出 4053mV 将 A/D 改为 12 位然后我得到：4061mV 14 位会产生 4063mV。知道我做错了什么吗？ 0
2024-1-22 07:25:22　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 谢新貌该类别下有 43 个回答。邀请回答新星之火12138 该类别下有 39 个回答。邀请回答 911119qianhao 该类别下有 35 个回答。邀请回答 hgimtk 该类别下有 32 个回答。邀请回答 wang21cj 该类别下有 31 个回答。邀请回答独孤辉二该类别下有 27 个回答。邀请回答 wuli北该类别下有 25 个回答，其中被选为最佳答案 1 次。邀请回答周鹏生该类别下有 24 个回答。邀请回答牛牛爱吃草该类别下有 24 个回答。邀请回答修罗君该类别下有 24 个回答，其中被选为最佳答案 1 次。邀请回答 horayte 该类别下有 24 个回答，其中被选为最佳答案 1 次。邀请回答 butterflydw 该类别下有 24 个回答。邀请回答 hy381 该类别下有 24 个回答。邀请回答 hisysteeoke 该类别下有 23 个回答。邀请回答名士流该类别下有 23 个回答。邀请回答大洼球王该类别下有 23 个回答。邀请回答蔡甸一角该类别下有 23 个回答。邀请回答 32949523596693 该类别下有 23 个回答。邀请回答 ggfx 该类别下有 22 个回答，其中被选为最佳答案 1 次。邀请回答 kmno4 该类别下有 22 个回答。邀请回答举报李军相关推荐 • 请问delta-sigma调制的FPGA实现原理是什么？ 2335 • 什么是Delta-Sigma转换器？ADS1232特点及应用是什么？ 2200 • 扩展的Delta-Sigma ADC数据表？ 1421 • Delta-Sigma调制器威廉希尔官方网站被引入到PLL当中的原因 4144 • ADC Delta-Sigma范围混乱 1795 • 求解答Delta-Sigma 1811 • 关于在PSoC 5LP上驱动Delta Sigma ADC的问题求解 779 • 请问可以在PSoC 5LP上使用LVDS吗？ 1939 • 如何用PSOC设计算法三角西格玛ADC？ 1238 • 带LabVIEW的PSoC 5LP USB接口 1871 1个回答

答案对人有帮助，有参考价值 0 当将delta-sigma A/D的位数增加时，误差会增加的原因是由于增加位数会引入更多的量化位，从而对测量结果进行更多的近似。这种近似会导致更大的测量误差。在你的例子中，当将A/D的位数增加时，测量结果会更接近给定的精度范围（+- 1mV），因此误差可能会增加。这是因为增加了位数后，量化的步进大小变得更小，因此近似误差也会增加。要减小误差，可以考虑以下几点： 1. 使用更高精度的参考电压：如果参考电压的精度较低，那么测量结果的精度也会受到限制。 2. 优化信号链：检查信号传输中是否有任何噪声或干扰的来源，并尽量减小它们的影响。 3. 使用校准威廉希尔官方网站：通过对A/D进行校准，可以从测量结果中去除系统误差，从而提高精度。需要注意的是，delta-sigma A/D的位数增加并不总是会导致误差增加。在某些情况下，增加位数可能会提高精度，特别是当信号的动态范围较大时。但在一些情况下，由于近似误差的引入，增加位数可能会导致误差增加。

2024-1-22 17:16:35 评论举报陈文博