[问答]

AD9220 ADC数据是并行输出，有一位数据输出的电平应该一直是低但在时钟周期内会出现一段高的情况怎么解决？

问答对人有帮助，内容完整，我也想知道答案 0 我用的是AD9220采集信号，这款ADC数据是并行输出，测试的时候我给的0V输入（VINA-VINB=0），其中有一位数据输出的电平应该一直是低，但是在时钟周期内会出现一段高的情况。如图，蓝色是时钟信号，黄色为我测试的其中一位数据输出信号：此款芯片的时序图如图： 0
2023-12-12 07:29:21　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 张程明该类别下有 100 个回答。邀请回答 jf_50240986 该类别下有 84 个回答。邀请回答 shaorc 该类别下有 73 个回答。邀请回答 Music 该类别下有 72 个回答。邀请回答 leetow2006 该类别下有 64 个回答。邀请回答王尚岱该类别下有 43 个回答。邀请回答 CCCLLL 该类别下有 41 个回答。邀请回答 mintsy 该类别下有 39 个回答。邀请回答梅利号该类别下有 38 个回答。邀请回答 wp2010abc 该类别下有 36 个回答。邀请回答熊本熊该类别下有 33 个回答。邀请回答河神大人该类别下有 33 个回答。邀请回答硬件工程师1 该类别下有 32 个回答，其中被选为最佳答案 1 次。邀请回答哔哔哔- 该类别下有 32 个回答。邀请回答奇牙虎威该类别下有 31 个回答。邀请回答 Duke 该类别下有 28 个回答。邀请回答谢新貌该类别下有 27 个回答。邀请回答 chunhuahua 该类别下有 27 个回答。邀请回答 siyugege 该类别下有 27 个回答。邀请回答最强海贼王该类别下有 26 个回答。邀请回答举报听风说梦相关推荐 • ADC AD9220数据并行输出电平出现一段高的情况 2295 • 请问AD9220在时钟高电平下是不是一直采样但不转换？ 2207 • 请问AD9220在用FPGA控制时是不是可以直接用PLL产生的10M时钟就可以？ 4837 • AD9220在时钟高电平下是不是一直采样但不转换，到低电平的时候才进行转换并输出？ 405 • 请问为什么AD7712的DRDY引脚一直是高电平 3873 • 有谁知道为什么AD7712的DRDY引脚一直是高电平吗？ 225 • 请问ad9910芯片的ram模式在接收数据时为什么会出现一段方波？ 8018 • 求助，关于AD9220输出格式的问题 277 • AD7685使用数据高位丢失 2883 • 请问在使用AD9910的ram模式加载数据时，输出电压总会有一段扰动，应该如何解决呀 5830 1个回答

答案对人有帮助，有参考价值 0 建议参考数据手册的图1的上升沿采样，经过tOD后输出数据，输出的数据是3个时钟上升沿之前的数据，即Pipeline Delay。提供有效时钟就会转换。

2023-12-12 15:51:21 评论举报俞敏东