[问答]

AD9467寄存器36和107中的buffer current应该设置为多少能够达到最佳性能？

问答对人有帮助，内容完整，我也想知道答案 0 关于AD9467的使用中，输入信号的频率为450MHz，采样频率为120MHz 请问，寄存器36和107中的buffer current应该设置为多少能够达到最佳性能。手册中只是写了大于250M时设置为210%，而这两个寄存器上限均为520% 0
2023-12-6 07:00:39　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 张程明该类别下有 100 个回答。邀请回答 jf_50240986 该类别下有 84 个回答。邀请回答 shaorc 该类别下有 73 个回答。邀请回答 Music 该类别下有 72 个回答。邀请回答 leetow2006 该类别下有 64 个回答。邀请回答王尚岱该类别下有 43 个回答。邀请回答 CCCLLL 该类别下有 41 个回答。邀请回答 mintsy 该类别下有 39 个回答。邀请回答梅利号该类别下有 38 个回答。邀请回答 wp2010abc 该类别下有 36 个回答。邀请回答河神大人该类别下有 33 个回答。邀请回答熊本熊该类别下有 33 个回答。邀请回答硬件工程师1 该类别下有 32 个回答，其中被选为最佳答案 1 次。邀请回答哔哔哔- 该类别下有 32 个回答。邀请回答奇牙虎威该类别下有 31 个回答。邀请回答 Duke 该类别下有 28 个回答。邀请回答谢新貌该类别下有 27 个回答。邀请回答 siyugege 该类别下有 27 个回答。邀请回答 chunhuahua 该类别下有 27 个回答。邀请回答阿城138 该类别下有 26 个回答。邀请回答举报龙献益相关推荐 • 用FPGA配置AD9467寄存器能读出默认值但写不进去 3687 • 如何提高AD9467信噪比？ 306 • AD9467 输出电平标准为"LVDS"，请问是否支持连接FPGA BANK1.8V，引脚约束为"LVDS"？ 6277 • AD9467采集信号有杂散 4647 • AD9467采样率大于90MSPS时，采集到的波形数据有很多毛刺怎么解决？ 570 • AD9467输出电平标准为LVDS，是否支持连接FPGA BANK1.8V？ 309 • AD9467—fmc板数据采集 4211 • AD9467采集信号的杂散如何消除？ 414 • AD9467评估板和HSC_ADC_EVALC评估板测试中，上位机和实际波形的频率幅值相差很大是怎么回事？ 288 • AD9467评估板正弦波测试现上位机和实际波形的频率幅值相差很大 2066