[问答]

采用ad7606b+mux507的方式做了一个模块，信号的建立时间比较长采样的数据不准怎么解决？

问答对人有帮助，内容完整，我也想知道答案 0 基于64通道（每通道等效50K）信号采集的需要，采用ad7606b+mux507的方式做了一个模块，使用FPGA控制采样。测试时采用了400K的通道切换速度，发现通道切换之后，信号的建立时间比较长，导致采样的数据不准。我看了一下ad7606b的数据手册上有阶跃信号建立时间这个参数，，我想知道是不是这个参数限制了系统的性能。另外想问下这个方案有没有改进的可能，或者说是完全不可行？ 0
2023-12-1 07:20:41　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 张程明该类别下有 100 个回答。邀请回答 jf_50240986 该类别下有 84 个回答。邀请回答 shaorc 该类别下有 73 个回答。邀请回答 Music 该类别下有 72 个回答。邀请回答 leetow2006 该类别下有 64 个回答。邀请回答王尚岱该类别下有 43 个回答。邀请回答 CCCLLL 该类别下有 41 个回答。邀请回答 mintsy 该类别下有 39 个回答。邀请回答梅利号该类别下有 38 个回答。邀请回答 wp2010abc 该类别下有 36 个回答。邀请回答河神大人该类别下有 33 个回答。邀请回答熊本熊该类别下有 33 个回答。邀请回答硬件工程师1 该类别下有 32 个回答，其中被选为最佳答案 1 次。邀请回答哔哔哔- 该类别下有 32 个回答。邀请回答奇牙虎威该类别下有 31 个回答。邀请回答 Duke 该类别下有 28 个回答。邀请回答 chunhuahua 该类别下有 27 个回答。邀请回答谢新貌该类别下有 27 个回答。邀请回答 siyugege 该类别下有 27 个回答。邀请回答阿城138 该类别下有 26 个回答。邀请回答举报刘继牛相关推荐 • 精确测量ADC驱动电路建立时间，不看肯定后悔 1452 • ADC时延和建立时间的区别是什么？ 1216 • AD7175-2单次采样模式建立时间为何多出20us？ 312 • AD7606采样结果不正常 7880 • AD7606配合模拟开关采样结果异常 2740 • 怎么使用采样保持威廉希尔官方网站实现运算放大器建立时间测定？ 942 • 求助，关于INA333波形建立时间的疑问求解 171 • AD7175-2单次采样模式建立时间多出20us？ 3551 • 请问AD7685使用在多路切换系统的总采样最大频率到底能达到多少？ 3888 • 如何最大程度缩短输入建立时间？ 4116 1个回答

答案对人有帮助，有参考价值 0 电路设计需要再进一步改进,应该设计成,信号始终是在受同步控制才能够避免出现这样的问题,要不然是无法及时达到同步信号的.

2023-12-2 14:54:43 评论举报 99714836