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本帖最后由 yonglong11 于 2019-7-18 16:38 编辑
开发套件：小眼睛无线通信开发系统（基于FPGA的软件无线电）
1 Vivado概述1.1 Vivado简介Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于AMBA AXI4 互联规范、IP-XACT IP封装元数据、工具命令语言(TCL)、Synopsys 系统约束(SDC) 以及其它有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。赛灵思构建的的Vivado 工具把各类可编程威廉希尔官方网站
结合在一起，能够扩展多达1 亿个等效ASIC 门的设计。Vivado设计界面如下图：
图1. Vivado设计界面 1.2 芯片支持Vivado支持Xilinx的IC如下： FPGA：7系列，UtralScale，UtralScale+ SOC：Zynq 7000系列，Zynq UtralScale+MPSOC，Zynq UtralScale+RFSOC Vivado在支持各种器件需要在安装时就勾选对应的芯片安装包，详情如下图（Vivado2019.1安装，不同版本支持的芯片的内容有所区别）：
图2 Vivado安装芯片包选择 2 Vivado安装2.1 Vivado下载
2）选中Support菜单下的Downloads&Licensing；
3）选择对应系统；
2.2 Vivado安装（2015.4为例）1）运行xsetup.exe文件开始安装：
2）点击Next；
3）勾选同意Xilinx的安装协议，点击Next；
4）选择安装类型，最全的版本是带有System Generate和SDK的，根据实际需求安装即可，由于我要用到SDK和DSP的一些内容，故而选择了Vivado HL System Edi tion；
5）选择需要安装的组件以及器件库（根据实际需求选择安装与否，硬盘容量充足的情况建议全安装，当前用不上的在以后可能会用上，当然这个在后期也是可以补充添加的，使用Add Design Tools or Devices，安装完成后在开始菜单中有Xilinx的链接文件夹目录下选择对应版本的Vivado，目录下就有此工具，参照下面右图），点击next； 6）选择安装目录，点击next等待安装完成即可（我电脑已安装过，所以目录和开始菜单快捷方式会有冲突）；
7）点击Install，等待进度条完成即可。
2.3 License加载在Vivado安装完成后会把License的加载软件弹出，如下图：
如果有License选择Copy License;
选择已有的license文件，点击打开即可；之后选择View License Status查看license状态：
License加载后就可以使用Vivado了。 3 Vivado用户界面3.1 开启界面
3.1.1 快速开始Create NewProjict：新建工程； Open Project：打开一个已存在的工程； Open ExampleProject：打开一个示例工程（官方会提供一些IP core的示例工程）； 3.1.2 工具区Manage IP：IP core管理工具，主要是对新建IP core和编辑已封装的IP core； Open HardwareManager：打开硬件管理器，硬件管理器主要功能是连接硬件板卡，进行烧录和调试； Xilinx TCL Store：Xilinx提供的第三方TCL脚本库的窗口； 3.1.3 信息中心Documantationand Turorials：文档中心连接口，关联到DocNav，并筛选出Vivado的使用手册； Quick TakeVideos：快速使用的视频连接口，关联到DocNav，并筛选出Vivado使用的一些教学视频； Release NotesGuide：在DocNav中打开Vivado release Notes installlicense文档； 3.1.4 历史工程会将打开过的工程目录和名称记录下来，方便再次开启Vivado时可以快速打开工程 3.1.5 TCL脚本命令TCL脚本命令区域，Vivado的所有功能都可以通过TCL脚本命令来实现，具体的TCL脚本的使用可查阅官方的TCL文档：UG894-vivado-tcl-scripting.pdf; 3.2 主体界面
3.2.1 菜单栏
通过菜单栏我们可以找到Vivado的设置和运行的所有组件的控件； 3.2.2 快速工具栏
其中含有一些工具的快捷启动按钮，文件操作工具，流程运行工具，工程设置工具等等，这些工具在菜单栏或者其他窗口栏可以找到。 3.2.3 工作空间即Project Summary，在整个界面中占了很大一个板块空间，并且包含了一些图形界面空间，工程的所有性能指标都在这里面会体现出来，包含了几大板块：工程设置板块、综合板块、实现板块、DRC板块、时序板块、资源报告板块、功耗分析板块；具体图形界面如下图，通过这个界面可以了解到当前工程几乎全部的信息（代码在这里没有体现）。
3.2.4 项目状态栏项目状态栏显示当前活动设计的状态，可显示IP core或者工程的编译状态，以及Vivado工具的运行状态。 3.2.5 流程导航器此窗口可以轻松访问指导设计从开始到结束所需的工具和命令，从项目管理开始，包括设计输入，在程序和调试部分中以比特流文件生成结束， 仿真，综合和实现部分提供了运行命令。 此窗格中的现实是与设计数据和源文件相关的内容信息，包括： Source窗口-显示所有的逻辑源文件（HDL，XDC，log，IP core，仿真tb文件）； Templates窗口-Xilinx提供的所有模板查找窗口，包含HDL，XDC，TCL等模板； Properties窗口-属性窗口，在source窗口里选中文件后在属性窗口中显示对应文件的属性。 3.2.7 状态栏状态栏显示各种信息，包括： •访问命令时，状态栏的左下方将显示有关菜单栏和工具栏命令的详细信息。 •使用鼠标指针悬停在Schematic窗口中的对象上时，对象详细信息将显示在状态栏中。 •在Device and Package窗口中创建约束和布局期间，有效性和约束类型将显示在状态栏的左侧。站点坐标和类型将显示在右侧。 •选择Background按钮时，正在运行的任务的任务进度将重定位到状态栏的右侧。 3.2.8 结果窗口区域结果窗口显示分组在Vivado IDE环境底部的一组窗口中的命令的状态和结果。随着命令的进展，将生成消息并创建日志文件和报告。相关信息如下所示。默认窗口是： Tcl Console：TCL控制台，可输入TCL命令，也可以使用历史命令和输出的历史记录。 Messages：显示活动设计的所有消息，可看到Vivado的运行结果列表，包含一些错误，警告，以及运行信息等。 Log：日志栏，包含综合，实现，仿真过程中生成的日志文件。 Reports：为整个设计流程中生成的报告提供快速访问，含综合，实现（布局、布线、时序分析、功耗分析、比特文件生成）等结果的报告。 Design Runs：管理当前工程的运行，含综合，实现以及IP的编译状态和结果，右击对应内容可以重新执行或者复位。 可以在此区域中显示的其他窗口是：FindResults窗口，Timing Results窗口和Package Pins窗口。 4 创建新工程1）打开Vivado 双击图标： 2）选择创建新工程 双击图标： 3）点击next： 4）输入工程名称，以及选择工程存储路径（目录中不能有特殊字符如：中文，空格之类的，最好是数字与字母的组合，首字母不能是数字）后点击next： 5）选择对应的工程类型 6）选择对应的FPGA，可以通过筛选FGPA系列，封装，速度等级，温度等级，即可快速筛选出实际用到的芯片（我们的套件选用的是xc7z030ffg676-2），再点击Next。 7）点击Finish完成工程的搭建，等待Vivado创建工程跳转界面。 5 工程设计5.1 添加源文件用Vivado的Add Source工具添加源文件，可以在工具中新建文件，也可以添加已有的文件，包括HDL源码文件、IP core文件、仿真文件、约束文件（XDC）、Block Design文件等。可以用菜单栏中File目录下的Add Source接口，在Vivado界面中也有Add Source的快捷接口，如下图所示： 进入Add Source界面后选择对应要添加的文件类型； Constraints：约束文件（含时序约束和物理约束）； Design source：设计文件（VHDL文件、Verilog文件、HDL头文件，mif文件，coe文件等）； Simulationsource：仿真文件（tb文件或者仿真所需要的设计文件）； DSP source：DSP设计文件，用HLS或者SystemGenerate产生的数字信号处理文件； Block Desginsource：块设计文件，Vivado的图形化界面设计完成后编译出来的文件； Existing IP：已存在的IP core；
进入下一级添加文件界面如下图： 选择对应方式添加文件即可，我这里创建一个新文件，在Fil location这个选项里面可以变更文件的存储目录根据实际情况去设置，目录中不能有特殊字符如：中文，空格之类的，最好是数字与字母的组合，首字母不能是数字； 然后点击OK，再点击Finish，进入创建新文件窗口； 在此窗口中可添加module的输入输出管脚，根据个人习惯来做即可，我平时习惯在Verilog文件中自己编辑；点击OK完成文件创建； 在自主编辑Verilog文件即可；此文件我们做一个流水灯的实验；代码如下图： 添加完HDL文件后添加约束文件（新建文件与HDL相似的），对管脚分配做约束； 新建Block Design部分可以参考我们的视频教程； 5.2 编译运行对于工程的编译需要按照如下流程: 综合→实现→生成bit文件→下载烧录； 在综合和实现没有编译好的时候也可以直接点击生成bit文件，Vivado会自动按照上述的流程顺序来进行编译。快捷启动的按钮如下图所示： 在编译过程中Vivado会显示进行到哪一步了，可以查看messege，log等窗口。在sumarry窗口中也会有简单的提示如下图： Bit文件生成完成后在上图的提示窗口中有显示下图： 5.3 烧录1）打开Hardware Manager，双击快捷开启按钮，如下图位置； 2）Hardware Manager窗口界面如下图； 3）线将JTAG和板子连接起来，再给板子上电。 4）点击上图中的图标：，连接板卡，连接成功后硬件窗口界面如下： 5）选中FPGA：xc7z030，右击选择Program Device选项弹出烧录窗口 6）烧录窗口如下图，可变更下载文件和Probe（逻辑分析抓数关联，本工程里面没有debug设计所以没有这个文件）文件，在没打开工程的情况下需要线添加bit文件和Probe文件的目录，然后再烧录。 7）点击Program进行下载，等待进度条完成即下载完成。
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