【verilog每日一练】reg型存储器声明（二维数组）

最新回答

• 
  jf_98411333发布了：
  

  求用过的大佬们给一个AG576SL100这块CPLD的详细开发流程

• 
  电子发布了：
  

  请问如何用Verilog实现将ascaii码数值字符串转换成定点数？

• 
  刘志轶发布了：
  

  通过FPGA实现正弦波AD采集，只得到的一半波形

• 
  lzz发布了：
  

  本人研一，做DFB激光稳频，目前只差FPGA ADC DAC做一个反馈系统

• 
  宋常春发布了：
  

  赛灵思低温失效的原因，有没有别的方法或者一些见解？

• 
  谢罗勇发布了：
  

  求大佬指点，此时此刻我应该用赛灵思7010或者7020哪个型号的芯片合适呢？

• 
  jf_40730592发布了：
  

  MAX3590 RS422 芯片 RO输出 起初的空闲时刻为低电平 怎么检测起始位

• 
  dutong0321发布了：
  

  FPGA在视频编码方面的应用有大佬做过吗？

• 
  huahuali5617发布了：
  

  xilinx FPGA+Sony LVDS接口图像传感器，已设计出网口输出，现想设计USB3.0输出，有没有什么解决方案？

• 
  yinwuqing发布了：
  

  在FPGA设计中是否可以应用ChatGPT生成想要的程序呢