[问答]

FPGA设计的电路速度指什么？

问答对人有帮助，内容完整，我也想知道答案 0 FPGA设计的电路速度指什么？？比如设计电路速度为200MHz，是指每秒钟可以吞吐200M个数据吗？？我的想法是比如FPGA的系统时钟为50MHz,输出是通过寄存器寄存后再输出的，只有在每个时钟延到达后才会更新数据的输出，怎么会有200MHz呢？？求大家帮忙问题哈，下面是相关的资料同步电路的速度是指同步系统时钟的速度，同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间内处理的数据量就愈大。假设Tco是触发器的输入数据被时钟打入到触发器到数据到达触发器输出端的延时时间；Tdelay是组合逻辑的延时；Tsetup是D触发器的建立时间。假设数据已被时钟打入D触发器，那么数据到达第一个触发器的Q输出端需要的延时时间是Tco，经过组合逻辑的延时时间为Tdelay，然后到达第二个触发器的D端，要希望时钟能在第二个触发器再次被稳定地打入触发器，则时钟的延迟必须大于Tco＋Tdelay＋Tsetup，也就是说最小的时钟周期Tmin =Tco＋Tdelay＋Tsetup，即最快的时钟频率Fmax =1/Tmin。FPGA开发软件也是通过这种方法来计算系统最高运行速度Fmax。因为Tco和Tsetup是由具体的器件工艺决定的，故设计电路时只能改变组合逻辑的延迟时间Tdelay，所以说缩短触发器间组合逻辑的延时时间是提高同步电路速度的关键所在。由于一般同步电路都大于一级锁存，而要使电路稳定工作，时钟周期必须满足最大延时要求。故只有缩短最长延时路径，才能提高电路的工作频率。可以将较大的组合逻辑分解为较小的N块，通过适当的方法平均分配组合逻辑，然后在中间插入触发器，并和原触发器使用相同的时钟，就可以避免在两个触发器之间出现过大的延时，消除速度瓶颈，这样可以提高电路的工作频率。这就是所谓"流水线"威廉希尔官方网站的基本设计思想，即原设计速度受限部分用一个时钟周期实现，采用流水线威廉希尔官方网站插入触发器后，可用N个时钟周期实现，因此系统的工作速度可以加快，吞吐量加大。注意，流水线设计会在原数据通路上加入延时，另外硬件面积也会稍有增加。 0
2023-4-23 14:58:18　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答举报刘秀英相关推荐 • FPGA引脚信号指配有什么原则？ 743 • 在设计电路时哪些因素会影响系统的响应速度 4650 • 基于CPLD和FPGA的VHDL语言电路优化设计 1885 • 求助：如何提高modelsim仿真速度？ 5528 • 计算机运算速度是指什么 2314 • 如何实现FPGA重复配置和测试？ 2218 • 速度等级如何影响FPGA的选择 2569 • 基于ARM和FPGA的微加速度计数据采集设计方案 1612 • 如何实现自动重复配置和 FPGA 测试？ 976 • 有哪些Fpga选择适用于200MHz IO速度？ 2430 2个回答

答案对人有帮助，有参考价值 0 FPGA内部有N个PLL电路(一般1到4)，PLL可以倍频或分频。50M输入经过内部PLL电路4倍频，就可以得到200M的时钟。200M并不是数据吞吐量，是时钟周期。在FPGA内部，当时钟信号到来时，电平敏感事件可以处理高电平和低电平的事件，边沿触发只可以处理上升沿或者下降沿的事件。如果你把时钟当成开关信号，实际上电平事件一个时钟周期的高电平和低电平都可以处理事件。边沿事件一个时钟周期只可以处理一组数据，当然上述的前提是FPGA内部只设计了一组电路，如果设计了多组电路，那数据吞吐相应提高。至于你的电路速度其实还和你的设计有关系的。 FPGA是并行处理电路，没有数据量的概念，请不要和CPU，单片机的概念混淆起来，应该把FPGA想像成一块PCB上安装了很多互联的TTL芯片，因此数据吞吐是由你的设计电路来决定的。

2023-4-23 14:58:52 评论举报李丽

答案对人有帮助，有参考价值 0 不是这样的，每秒钟的数据吞吐量应该说的是带宽。FPGA的设计电路速度是指，在FPGA实现功能运算时，实际上是在FPGA内部通过逻辑门（ff、rtl之类）和一些集成模块（dsp）来搭建的，在搭建的过程中需要在各器件中进行走线，信号在传输线上会有延时，要求电路速度200MHz即5ns，也就是说，综合布局布线后，所有器件走线中最大的延时不能超过5ns。

2023-4-23 14:59:11 评论举报王娟