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我正在识别用于驱动 LS1028A 上的 DIFF_SYSCLK 接收器和 SERDES 参考时钟的时钟发生器 IC。我有两个顾虑。
第一个是 DIFF_SYSCLK 输入的内部终端。LS1028A 中的图 10 显示了部件内部的终端(末端终止)。LS1028A 参考设计板在驱动时钟发生器处实现了端接(源端接)。在我的研究中,HCSL 要么是源终止的,要么是末端终止的,但不应两者都是。原理图中是否存在错误,或者是否没有如图 10 所示的内部终端? SERDES 时钟输入还在部件内部显示 50 欧姆端接(图 44),参考设计板不在源端端接。根据我的理解,这将是正确的实现。 第二个问题是 LS1028A 指定的 HCSL 电压电平。数据表针对 DIFF_SYSCLK 电气要求参考了 SERDES 电气要求。3.16.2.3 SERDES electrical requirements中说时钟单端扫频不能超过800mV,共模电压在100mV到400mV之间。我看过几个 HCSL 输出部件,它们都有一个最大 850mV 的 VOH 和一个 250mV 到 550mV 的 VCM。这包括在参考设计板上使用的 Renasas P49V5907。LS1028A规格不对?使用输出电压与参考设计板的时钟发生器相匹配的 HCSL 部件是否安全?我还没有找到符合 LS1028A 要求的任何 HCSL 部件。 |
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