FPGA零基础学习：IP CORE 之 RAM设计

FPGA

本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机会。

系统性的掌握威廉希尔官方网站开发以及相关要求，对个人就业以及职业发展都有着潜在的帮助，希望对大家有所帮助。后续会陆续更新 Xilinx 的 Vivado、ISE 及相关操作软件的开发的相关内容，学习FPGA设计方法及设计思想的同时，实操结合各类操作软件，会让你在威廉希尔官方网站学习道路上无比的顺畅，告别威廉希尔官方网站学习小BUG卡破脑壳，告别目前忽悠性的培训诱导，真正的去学习去实战应用。话不多说，上货。

IP CORE 之 RAM设计

本篇实现基于叁芯智能科技的SANXIN -B01 FPGA开发板，以下为配套的教程，如有入手开发板，可以登录官方淘宝店购买，还有配套的学习视频。

SANXIN-B01 Verilog教程-郝旭帅团队

随机存取存储器(random access memory，RAM)又称作"随机存储器"。存储单元的内容可按需随意取出或存入，且存取的速度与存储单元的位置无关的存储器。这种存储器在断电时将丢失其存储内容，故主要用于存储短时间使用的程序。按照存储单元的工作原理，随机存储器又分为静态随机存储器(Static RAM，SRAM)和动态随机存储器(Dynamic RAM，DRAM)。在FPGA内部的存储块为SRAM。

· 设计要求

设计一个深度为256，宽度为8的RAM。不需要初始化内容。

· 设计原理

RAM，此种存储器支持写操作，支持读操作。在存储器建造时，可以进行初始化数据，也可以不进行初始化数据。RAM的初始化文件也是mif文件，原理和ROM类似。

本次设计RAM是利用FPGA片内嵌入的M9K构成的。

由于设计RAM深度为256，故而地址的宽度为8位。

RAM工作原理为，在时钟上升沿采样到rden为1时，将addr所指示的存储空间的数据进行输出；在时钟上升沿采样到wren为1时，将wdata存储到addr所指示的存储空间中去。

· 架构设计和信号说明

此模块命名为ram_test。ram_my为ip core。