[经验]

【正点原子DFPGL22G开发板体验】PDS联合modelsim进行HDL语言级别仿真

jf_1137202360

2023-2-6 22:36:13

1779 正点原子 FPGA

前言

Modelsim是最常用的HDL语言仿真软件,一般FPGA开发环境都会集成modelsim或者可以联合modelsim进行仿真。PDS也可以联合modelsim进行仿真，这也说明PDS是一款成熟，功能齐全的开发环境，对第三方软件自持较好，这对用户来说是非常重要的。这一篇就体验下PDS联合modelsim进行hdl语言级别的仿真。

过程

modelsim安装

参考《ATK-DFPGL22G 开发板之 FPGA 开发指南》弟5章,

软件注册参考https://blog.csdn.net/ssj925319/article/details/115353790

ModelSim与PDS联合仿真

编译仿真库

Tools->Compile Simulation Libraries

指定输出路径和modelsim安装路径,默认会自动填充，点击Compile即可

编译成功

建立TestBench 仿真文件

1_Verilog1_flow_ledsimtb下创建仿真文件tb_flow_led.v

内容如下

`timescale  1ns/1ns             // 定义仿真时间单位1ns和仿真时间精度为1ns
module  tb_flow_led();             // 测试模块
//输入
reg  sys_clk;                   // 时钟信号
reg  sys_rst_n;                   // 复位信号
//输出
wire  [3:0]  led;
//*****************************************************
//**                   main code
//*****************************************************
//给输入信号初始值
initial begin
sys_clk          = 1'b0;
sys_rst_n       = 1'b0;    // 复位
#20  sys_rst_n  = 1'b1;    // 在第21ns的时候复位信号信号拉高
end
//50Mhz的时钟，周期则为1/50Mhz=20ns,所以每10ns，电平取反一次
always #10 sys_clk = ~sys_clk;
//例化led模块
flow_led  u0_flow_led (
.sys_clk    (sys_clk  ),
.sys_rst_n (sys_rst_n),
.led       (led    )
);
Endmodule