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介绍FPGA中时序分析的原理以及出现时序问题及其解决办法

2022-11-15 15:19:27 935 FPGA开发板寄存器 EDA工具

0 1、FPGA中的时序约束--从原理到实例　　基本概念　　建立时间和保持时间是FPGA时序约束中两个最基本的概念，同样在芯片电路时序分析中也存在。　　电路中的建立时间和保持时间其实跟生活中的红绿灯很像，建立时间是指在绿灯（clk的上升沿）亮起之前行人或者车辆（data数据）在路口提前等待的时间（只允许绿灯亮起的一刹那在路口的车辆才允许通行），而保持时间，则是绿灯亮起后必须保持的时间，这样行人或者数据才能够通过这个十字路口，否则hold时间就不满足。　　同时，红绿灯默认都是周期性的（clk也是周期性的），车辆不允许在两个相邻的红绿灯之间通过的时间超过一个clk的周期（组合逻辑时延不能过大）。　　建立时间（Tsu）：是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不满足要求，在时钟上升沿，寄存器将不能正确采到数据值。如下图（左）所示：　　保持时间（Th）：是指在时钟上升沿后数据保持稳定的时间，如果保持时间不满足要求那么数据同样也不能被正确采集到。保持时间示意图如下图（右）所示： FPGA中的时序约束--从原理到实例.pdf (2.1 MB, 下载次数: 4 ) 原作者：网络交换FPGA 0
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