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1、跨时钟域信号的约束写法 问题一:没有对设计进行全面的约束导致综合结果异常,比如没有设置异步时钟分组,综合器对异步时钟路径进行静态时序分析导致误报时序违例。 约束文件包括三类,建议用户应该将这三类约束文件分开写在三个xdc/sdc文件中。 第一类是物理约束,它主要对设计顶层的输入输出引脚的分配约束、电平标准的约束,如下图所示:在quartus环境下,对pcie_rstn和pcie_refclk的电平标准和管脚进行了约束。 如下图所示:在vivado环境下,对rst_n和sys_clk_PCIe_p的电平标准和管教进行了约束。 |
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