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2022-9-9 16:45:27 4927 Linux系统 HLS FPGA开发板 RAM

0 1、使用Vitis HLS创建属于自己的IP 高层次综合（High-level Synthesis）简称HLS，指的是将高层次语言描述的逻辑结构，自动转换成低抽象级语言描述的电路模型的过程。对于AMD Xilinx而言，Vivado 2019.1之前（包括），HLS工具叫Vivado HLS，之后为了统一将HLS集成到Vitis里了，集成之后增加了一些功能，同时将这部分开源出来了。Vitis HLS是Vitis AI重要组成部分，所以我们将重点介绍Vitis HLS。 LUT 或 SICE LUT 或 SICE是构成了 FPGA 的区域。它的数量有限，当它用完时，意味着您的设计太大了！ BRAM 或 Block RAM FPGA中的内存。在 Z-7010 FPGA上，有 120 个，每个都是 2KiB（实际上是 18 kb）。 Latency延迟设计产生结果所需的时钟周期数。循环的延迟是一次迭代所需的时钟周期数。 Initiation Interval (or II, or Interval间隔) 在接受新数据之前必须执行的时钟周期数。循环的间隔是可以开始循环迭代的最大速率，以时钟周期为单位。之前，我们一直在使用Vivado给我们提供的IP或者使用硬件描述语言制作 IP 。今天我们将讲解如何使用HLS-高级综合语言来创建属于我们自己的IP。我们将使用的工具称为Vitis HLS，此后称为 HLS。HLS 采用 C 和 C++ 描述并将它们转换为自定义硬件 IP，完成后我们就可以在 Vivado 项目中使用该IP。 Vitis HLS 创建一个新的 HLS 项目：通过从Linux 终端键入 vitis_hls 或从 Windows 开始菜单运行HLS。原作者：碎思思 3 FPGA高层次综合HLS-Vitis HLS创建Vivado IP.pdf 932.74 KB , 下载次数: 5
举报淘帖0 只看该作者最近下载过的用户(3) 相关推荐 • AMD-Xilinx的Vitis-HLS编译指示小结 735 • 【KV260视觉入门套件试用体验】硬件加速之—使用PL加速矩阵乘法运算（Vitis HLS） 1476 • 嵌入式HLS 案例开发步骤分享——基于Zynq-7010/20工业开发板（1） 1934 • FPGA高层次综合HLS之Vitis HLS知识库简析 3103 • XILINX MPSOC系列FPGA视频教程 17347 • Vivado HLS设计流的相关资料分享 761 • 请问如何使用SKILL创建属于自己的GUI？ 3519 • 如何使用Vivado HLS生成了一个IP 2557 • 怎么在vivado HLS中创建一个IP 1785 • 新手求助，HLS实现opencv算法加速的IP在vivado的使用 5578