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源时钟路径和目的时钟路径延时不一致

19056 时序分析 FPGA

问答对人有帮助，内容完整，我也想知道答案 0 本帖最后由 iioloii 于 2022-4-24 10:44 编辑分析A、B两个信号（由同一个时钟驱动）之间的时序时发现源时钟和目的时钟经过相同的元件或走线的延时是不一样的，不知道为甚会是这样。例如MMCME2_ADV这个元件，Vivado分析源时钟路径时这个元件的延时为-7.378ns，分析目的时钟路径时这个元件的延时为-6,292ns。 0
2022-4-24 10:32:49　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答举报你好相关推荐 • RT-Thread studio编译程序打印时间与电脑时钟不一致怎么解决？ 9605 • RT-Thread studio编译程序打印时间与电脑时钟不一致咋办 1106 • 如何解决STM32发送的数据与串口助手上面显示数据不一致的问题？ 2509 • 自定义系统时钟频率后，用库函数和微带两种方式点亮LED灯，为什么灯的闪烁频率不一致？ 5224 • MAX一直显示IP不一致怎么解决 2519 • AD9910初始相位不一致 12435 • stm32f030C8作为时钟计算时间MCU的时间与电脑的时间不一致 2987 • MCUexpresso11.5.1的LPC5512上使用SDK 2.11，I2S上的时钟不一致怎么解决？ 154 • 请问AD7712的DRDY高电平持续时间不一致可以改进吗？ 1536 • 不一致IP设置 5356 6个回答

答案对人有帮助，有参考价值 0 本帖最后由 iioloii 于 2022-4-24 10:48 编辑时序分析截图源时钟路径.JPG (45.4 KB, 下载次数: 0) 目的时钟路径.JPG (50.19 KB, 下载次数: 0)

2022-4-24 10:36:17 评论举报你好

答案对人有帮助，有参考价值 0 时序分析时，器件模型参数是一个范围值。其中对于Setup的分析，需要假设Source clk的net delay和logical delay都是最大的情况，而Destination clk则相反，是最小的情况。

2022-4-24 17:11:00 评论举报辛一

答案对人有帮助，有参考价值 1 当两个信号（用同一个时钟驱动）之间的时序时发现源时钟和目的时钟经过相同的元件延时是应该一样的，就是由于接线走向路径不同或在某些部位***扰就会不同步,这很正常,需要仔细对应走向路径,避免出现二者差异就可以避免出现这样的现象.

2022-4-25 08:52:16 评论举报 99714836

答案对人有帮助，有参考价值 0 谢谢回答。还有不明白的是MMCME2_ADV为什么是Destination clk的延时大于Source clk的延时，而且偏差有1ns多

2022-4-25 09:51:35 4 评论举报你好 4 条评论辛一 2022-4-25 10:22 如果方便的话，可以把你的工程或者dcp文件发出来分析一下。赞回复举报你好回复辛一： 2022-4-25 10:42 内网导不出来啊赞回复举报辛一回复你好： 2022-4-25 11:41 一句话概况就是对于source和destination时钟skew的计算方法不同导致的。参考Xilinx官网 “35308 - 14.x Timing - Why is my clock modifying block (CMB) (MMCM, DCM, PLL, etc.) min delay larger than the max?” 的回答。 “CMBs can use feedback to deskew the clocks. The path that is used as the feedback is larger for maximum clock calculations and smaller for minimum clock calculations. The clock going out of the CMB is being phase matched with these delays and that is how we accomplish the 'deskewing' effect. The phase matching is modeled by subtracting the delay of the feedback path from the clock path. Therefore, on a minimum clock path calculation you will see a smaller negative number than you will for the maximum clock path calculations. ” 赞 1 回复举报 jf_51950274 回复辛一： 2022-6-22 14:39 好厉害啊。自己欠缺的太多了赞回复举报

答案对人有帮助，有参考价值 0 明白了，再次感谢

2022-4-25 13:23:48 评论举报你好

答案对人有帮助，有参考价值 0 友情帮顶

2022-6-17 14:37:46 评论举报 303312999

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