chisel 中可以用Verilog 语句吗？

2963 Verilog

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2022-3-11 14:23:16　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × jf_35791075 该类别下有 2 个回答。邀请回答华仔stm32 该类别下有 2 个回答，其中被选为最佳答案 1 次。邀请回答 dianzi 该类别下有 2 个回答。邀请回答王栋春该类别下有 2 个回答。邀请回答 1123127317 该类别下有 2 个回答。邀请回答暖暖暖该类别下有 1 个回答。邀请回答 testd27 该类别下有 1 个回答。邀请回答深海零下一度1 该类别下有 1 个回答。邀请回答 jf_84146745 该类别下有 1 个回答。邀请回答 zhangminmin 该类别下有 1 个回答。邀请回答青上也该类别下有 1 个回答。邀请回答 caoguiqun 该类别下有 1 个回答。邀请回答 prism 该类别下有 1 个回答。邀请回答成长的小师弟该类别下有 1 个回答。邀请回答 gXDhn 该类别下有 1 个回答。邀请回答 lq544 该类别下有 1 个回答。邀请回答 fdjslkjd 该类别下有 1 个回答。邀请回答 cherr番茄该类别下有 1 个回答。邀请回答王萍该类别下有 1 个回答。邀请回答 zhuzb0754 该类别下有 1 个回答。邀请回答举报 dianzi 相关推荐 • #2024，立Flag了嘛? # 开年之疑问重重 1084 • 新手求解verilog 中的生成块语句的意思 16326 • Verilog中的always块内的语句执行的速度？ 6336 • 请问我可以用Verilog文件在PSoC Creator的顶层设计吗？ 1781 • 求大佬分享chisel的资料 11467 • Verilog中什么是过程啊?有点乱 3000 • 在verilog语句中，非阻塞赋值和小于等于均使用符号“＜=”，如何区分＜=所表示的含义？ 1081 • 可以以阵列格式合成的输入输出端口吗？ 1004 • 如何从根本上解决Verilog的问题？ 10180 • verilog事件控制语句问题 5686