完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
|
DCMl输出: clkfx = 100MHz和clkfx_180=100MHz不过相位差180度.
FPGA输出到DAC中,DAC需要FPGA提供data[11:0]和写入时钟. 我用clkfx作为系统时钟,即data[11:0]的时钟是clkfx, 用clkfx_180作为DAC的时钟. 请教应该怎样加约束. 
0
|
|
相关推荐
4个回答
|
|
|
|
|
|
|
|
|
FPGA输出到DAC data[11:0]和写入时钟. 请教应该怎样施加"写入时钟的偏移约束".
|
|
|
|
|
|
对输入DCM的时钟做周期约束这是必需的。其他的没有什么要做了，在DAC的输入端，如果DAC使用的是同沿采样的话，DAC输入时钟（clk_180）与数据错开了180度的相位差，即时钟采样沿的各有约5ns，应该可以保证DAC的建立时间与保持时间。（PCB的数据线与时钟线应尽量等长不能差的太多）
|
|
|
|
|
|
PCB的走线延时很短的，最常见的板子材料，1000mil约180ps的时间。时钟是100M，周期10ns，时钟前后有约5ns的时间，如果PCB走线不是特别变态的那种，是没有问题的。
|
|
|
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问，请使用“评论”功能。
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
2941
评论
淘帖
3714
