[经验]

FPGA全局时钟约束(Xilinx版本)

2012-2-29 09:46:00

8136 Xilinx

FPGA的任意一个管脚都可以作为时钟输入端口，但是FPGA专门设计了全局时钟，全局时钟总线是一条专用总线，到达片内各部分触发器的时间最短，所以用全局时钟芯片工作最可靠，但是如果你设计的时候时钟太多，FPGA上的全局时钟管脚用完了就出现不够用的情况。

FPGA全局时钟约束(Xilinx版本)

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24 条评论

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张磊 2012-3-28 21:50:12

沙发

瞄下

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vansin 2012-3-30 09:27:43

板凳

看看

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xujuan111 2012-3-30 11:27:49

3^#

看看，谢谢

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shangliyongzhe 2012-6-6 21:21:40

4^#

学习中，谢谢分享

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sonic1007 2013-4-19 10:21:22

5^#

顶啊~~~~~~~~~~~~~~~

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frwfpga 2013-5-16 17:52:11

6^#

时序约束都要好好看一下

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frwfpga 2013-5-16 18:05:20

7^#

下载赚积分啦

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cancerdumb 2013-6-22 08:57:19

8^#

xia zai xue xi ,xie xie

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徐卿 2013-6-24 11:31:12

9^#

刚开始接触FPGA,需要这些参考学习，谢谢分享

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安安 2014-5-2 16:24:39

10^#

看起来可以帮到我

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gs862906973 2014-5-8 20:31:59

11^#

正是我要的，感谢。

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聂云杰 2014-5-9 17:06:57

12^#

hao tieyaodingddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddd