在高速设计中如何解决信号的完整性问题

　　1、如何处理实际布线中的一些理论冲突的问题
　　问：在实际布线中，很多理论是相互冲突的；例如： 1。处理多个模/数地的接法：理论上是应该相互隔离的，但在实际的小型化、高密度布线中，由于空间的局限或者绝对的隔离会导致小信号模拟地走线过长，很难实现理论的接法。我的做法是：将模/数功能模块的地分割成一个完整的孤岛，该功能模块的模/数地都连接在这一个孤岛上。再通过沟道让孤岛和“大”地连接。不知这种做法是否正确？2。理论上晶振与CPU的连线应该尽量短，由于结构布局的原因，晶振与CPU的连线比较长、比较细，因此受到了干扰，工作不稳定，这时如何从布线解决这个问题？诸如此类的问题还有很多，尤其是高速PCB布线中考虑EMC、EMI问题，有很多冲突，很是头痛，请问如何解决这些冲突？
　　答：1. 基本上， 将模/数地分割隔离是对的。 要注意的是信号走线尽量不要跨过有分割的 地方（moat）， 还有不要让电源和信号的回流电流路径（returning current path）变太大。
　　2. 晶振是模拟的正反馈振荡电路， 要有稳定的振荡信号， 必须满足loop gain与phase的规范， 而这模拟信号的振荡规范很容易受到干扰， 即使加ground guard traces可能也无法完全隔离干扰。 而且离的太远， 地平面上的噪声也会影响正反馈振荡电路。 所以， 一定要将晶振和芯片的距离进可能靠近。
　　3. 确实高速布线与EMI的要求有很多冲突。但基本原则是因EMI所加的电阻电容或ferrite bead， 不能造成信号的一些电气特性不符合规范。 所以， 最好先用安排走线和PCB叠层的技巧来解决或减少EMI的问题， 如高速信号走内层。 最后才用电阻电容或ferrite bead的方式， 以降低对信号的伤害。
　　采用 IC集成电路ADUM1201ARZ SOP8 ADI数字隔离器，将数模隔离。
　　2。在高速设计中，如何解决信号的完整性问题？差分布线方式是如何实现的？对于只有一个输出端的时钟信号线，如何实现差分布线？
　　答：信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻抗（output impedance），走线的特性阻抗，负载端的特性，走线的拓朴（topology）架构等。解决的方式是靠端接（termination）与调整走线的拓朴。差分对的布线有两点要注意，一是两条线的长度要尽量一样长，另一是两线的间距（此间距由差分阻抗决定）要一直保持不变，也就是要保持平行。平行的方式有两种，一为两条线走在同一走线层（side-by-side），一为两条线走在上下相邻两层（over-under）。一般以前者side-by-side 实现的方式较多。 要用差分布线一定是信号源和接收端也都是差分信号才有意义。所以对只有一个输出端的时钟信号是无法使用差分布线的。
　　参看：Altium Designer -- 差分布线原则
　　参看：阻抗匹配 （待补充）！！
　　3。关于高速差分信号布线
　　问：在pcb上靠近平行走高速差分信号线对的时候，在阻抗匹配的情况下，由于两线的相互耦合，会带来很多好处。但是有观点认为这样会增大信号的衰减，影响传输距离。是不是这样，为什么？我在一些大公司的评估板上看到高速布线有的尽量靠近且平行，而有的却有意的使两线距离忽远忽近，我不懂那一种效果更好。我的信号1GHz以上，阻抗为50欧姆。在用软件计算时，差分线对也是以50欧姆来计算吗？还是以100欧姆来算？接收端差分线对之间可否加一匹配电阻？
　　答：会使高频信号能量衰减的原因一是导体本身的电阻特性 （conductor loss）， 包括集肤效应（skin effect）， 另一是介电物质的dielectric loss。这两种因子在电磁理论分析传输线效应（transmission line effect）时， 可看出他们对信号衰减的影响程度。差分线的耦合是会影响各自的特性阻抗， 变的较小， 根据分压原理（voltage divider）这会使信号源送到线上的电压小一点。 至于， 因耦合而使信号衰减的理论分析我并没有看过， 所以我无法评论。 对差分对的布线方式应该要适当的靠近且平行。所谓适当的靠近是因为这间距会影响到差分阻抗（differential impedance）的值， 此值是设计差分对的重要参数。需要平行也是因为要保持差分阻抗的一致性。 若两线忽远忽近， 差分阻抗就会不一致， 就会影响信号完整性（signal integrity）及时间延迟（timing delay）。 差分阻抗的计算是 2（Z11 – Z12）， 其中， Z11是走线本身的特性阻抗， Z12是两条差分线间因为耦合而产生的阻抗， 与线距有关。 所以， 要设计差分阻抗为100欧姆时， 走线本身的特性阻抗一定要稍大于50欧姆。 至于要大多少， 可用仿真软件算出来。
　　4。问：要提高抗干扰性，除了模拟地和数字地分开只在电源一点连接，加粗地线和电源线外，希望专家给一些好的意见和建议！
　　答：除了地要分开隔离外， 也要注意模拟电路部分的电源， 如果跟数字电路共享电源， 最好要加滤波线路。 另外， 数字信号和模拟信号不要有交错， 尤其不要跨过分割地的地方（moat）。
　　5。 关于高速PCB设计中信号层空白区域敷铜接地问题
　　问：在高速PCB设计中，信号层的空白区域可以敷铜，那么多个信号层的敷铜是都接地好呢， 还是一半接地，一半接电源好呢？
　　答：一般在空白区域的敷铜绝大部分情况是接地。 只是在高速信号线旁敷铜时要注意敷铜与信号线的距离， 因为所敷的铜会降低一点走线的特性阻抗。 也要注意不要影响到它层的特 性阻抗， 例如在dual stripline的结构时。
　　6。 高速信号线的匹配问题
　　问：在高速板（如p4的主板）layour，为什么要求高速信号线（如cpu数据，地址信号线）要匹配？ 如果不匹配会带来什么隐患？其匹配的长度范围（既信号线的时滞差）是由什么因素决定的，怎样计算？
　　答：要求走线特性阻抗匹配的主要原因是要避免高速传输线效应（transmission line effect）所引起的反射（reflection）影响到信号完整性（signal integrity）和延迟时间（flight time）。也就是说如果不匹配，则信号会被反射影响其质量。所有走线的长度范围都是根据时序（timing）的要求所订出来的。影响信号延迟时间的因素很多，走线长度只是其一。P4要求某些信号线长度要在某个范围就是根据该信号所用的传输模式（common clock或source synchronous）下算得的timing margin，分配一部份给走线长度的允许误差。 至于， 上述两种模式时序的计算， 限于时间与篇幅不方便在此详述。
　　7。 问： 在高密度印制板上通过软件自动产生测试点一般情况下能满足大批量生产的测试要求吗？添加测试点会不会影响高速信号的质量？
　　答：一般软件自动产生测试点是否满足测试需求必须看对加测试点的规范是否符合测试机具的要求。另外，如果走线太密且加测试点的规范比较严，则有可能没办法自动对每段线都加上测试点，当然，需要手动补齐所要测试的地方。至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定。基本上外加的测试点（不用线上既有的穿孔（via or DIP pin）当测试点）可能加在线上或是从线上拉一小段线出来。前者相当于是加上一个很小的电容在线上，后者则是多了一段分支。这两个情况都会对高速信号多多少少会有点影响，影响的程度就跟信号的频率速度和信号缘变化率（edge rate）有关。影响大小可透过仿真得知。原则上测试点越小越好（当然还要满足测试机具的要求）分支越短越好。
　　8。如何选择PCB板材？如何避免高速数据传输对周围模拟小信号的高频干扰，有没有一些设计的基本思路？ 谢谢
　　答：选择PCB板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气和机构这两部分。通常在设计非常高速的PCB板子（大于GHz的频率）时这材质问题会比较重要。例如，现在常用的FR-4材质，在几个GHz的频率时的介质损dielectric loss会对信号衰减有很大的影响，可能就不合用。就电气而言，要注意介电常数（dielectric constant）和介质损在所设计的频率是否合用。避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰（Crosstalk）。可用拉大高速信号和模拟信号之间的距离，或加 ground guard/shunt traces在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。