求一种基于FPGA的HDLC协议控制器设计方案

　　1 引言
　　HDLC（High Level Data Link Control）协议是通信领域中应用最广泛的协议之一，它是面向比特的高级数据链路控制规程，具有差错检测功能强大、高效和同步传输的特点。目前市场上有很多专用的HDLC芯片，但这些芯片大多因追求功能的完备，而使芯片的控制变得复杂。实际上，对于某些特殊场合的特殊用途（如手持式设备），我们只需选择HDLC协议中最符合系统要求的部分功能，设计一种功能相对简单、使用灵活的小型化HDLC协议控制器。另一方面，随着深亚微米工艺威廉希尔官方网站 的发展，FP-GA（Field Programmable Gate Array）芯片的规模越来越大，其单片逻辑门数已超过上百万门。同时它还具有设计开发周期短、设计制造成本低、可实时在线检验等优点，因此被广泛用于特殊芯片设计中。本设计中采用Altera公司的FLEX10K芯片EPF10K20RC240-3来实现HDLC协议控制器。
　　2 HDLC协议简介
　　在HDLC 通信方式中，所有信息都是以帧的形式传送的，HDLC帧格式如表1所列。
　　表1 HDLC帧格式示意图
　　标志字地址段控制段信息段CRC校验标志字
　　011111108bit/16bit8bit/16bit可变长度16bit01111110
　　（1）标志字 HDLC协议规定，所有信息传输必须以一个标志字开始，且以同一个标志字结束，这个标志字是01111110.开始标志到结束标志之间构成一个完整的信息单位，称为一帧。接收方可以通过搜索01111110来探知帧的开始和结束，以此建立帧同步。在帧与帧之间的空载期，可连续发送标志字来做填充。
　　（2） 信息段及“0”比特插入威廉希尔官方网站 HDLC帧的信息长度是可变的，可传送标志字以外的任意二进制信息。为了确保标志字是独一无二的，发送方在发送信息时采用“0”比特插入威廉希尔官方网站 ，即发送方在发送除标志字符外的所有信息时（包括校验位），只要遇到连续的5个“1”，就自动插入一个“0”;反之，接收方在接收数据时，只要遇到连续的5个“1”，就自动将其后的“0”删掉。“0”比特插入和删除威廉希尔官方网站 也使得HDLC具有良好的传输透明性，任何比特代码都可传输。
　　
　　（3） 地址段及控制段地址字段为8位，也可以8的倍数进行扩展，用于标识接收该帧的栈地址;控制字段为8位，发送方的控制字段用来表示命令和响应的类别和功能。 （4） CRC校验 HDLC采用16位循环冗余校验码（CRC-16）进行差错控制，其生成多项式为 x16+x12+x5+1 HDLC差错校验指对整个帧的内容作CRC循环冗余校验，即对在纠错范围内的错码进行纠正，对在校错范围内的错码进行校验，但不能纠正。标志位和按透明规则插入的所有“0”不在校验的范围内。
　　3 HDLC协议的FPGA实现
　　基于FPGA实现的HDLC协议控制器包括接收和发送两个模块，其总体结构如图1所示。 发送端先将待发送的并行数据进行并/串转换，然后由系统自动完成CRC编码、“0”比特插入和标志字插入，再将处理后的数据按同步串行传输方式发送;接收端先接收同步串行数据，然后由系统自动完成标志字的检测、去“0”及CRC校验，再将同步串行数据转换成8位并行方式输出。整个系统收发端使用同一个全局时钟。下面分别对关键部分进行介绍。
　　
　　3.1 并/串及串/并转换模块
　　数据发送时，为了平滑处理机和HDLC协议控制器之间的数据传输速率，发送端配有一个25×8的FIFO作为两者的接口模块，该模块可将数据总线送入的并行数据转换成串行数据输出。同样，接收端也配有一接收FIFO，可将接收到的数据进行串并转换并送入数据总线。
　　3.2 CRC校验
　　HDLC协议使用循环冗余校验，在发送端对信息进行CRC编码，其生成多项式为 g（x）=x16+x12+x5+1 CRC校验模块实际为根据生成多项式所设计的编码电路。根据循环系统码编码原理，该编码电路实际上是乘x16除g（x）的电路，其示意图如图2所示。电路的工作过程如下：
　　（1）16级移位寄存器的初始状态全清零，门1开、门2关，然后进行移位。信息位移入编码电路后，一方面经或门输出，一方面则自动乘以x16后进入除g（x）除法电路，从而完成乘x16除g（x）的功能;
　　（2）信息位全部移入编码电路后除法完成，此时16位移位寄存器中的内容就是除法的余式的系数，即校验元;
　　（3）门1关、门2开，再经过16次移位后，把移位寄存器的校验元全部输出;
　　（4）门1开、门2关，送入第二组信息组重复上述过程。 CRC编码器的核心VHDL源代码如下：。。。。。。
　　D0 ＜=din xor D（15）;
　　for i in 0 to 3 loop
　　D（i+1）＜=D（i）
　　end loop;
　　D（5）＜=D（4） xor D（15） xor din;
　　for i in 5 to 10 loop;
　　D（i+1）＜=D（i）;
　　end loop;
　　D（12）＜=D（11） xor D（15） xor din;
　　for i in 12 to 14 loop
　　D（i+1）＜=D（i）;
　　end loop;
　　。。。。。。
　　
　　发送端通过上述的CRC编码电路产生16比特的校验位。接收方通过CRC译码检验该帧信息是否传送出错。在满足系统要求的情况下，CRC译码只检错，不纠错。其功能示意图如图3所示。 输入信息通过16比特的移位寄存器后，一路作为数据信息输出，另一路流入CRC编码器对信息进行编码，并产生16比特校验位。当信息位全部移出后，16比特移位寄存器中的信息即为发送端发送的16位CRC校验位，CRC编码器（16Bit）的内容为接收到的信息根据生成多项式g（x）所生成的16比特校验码。然后将两个寄存器进行比较，如果内容相同，说明信息传送正确;否则报错，丢弃该帧。 3.3 “0”比特插入及删除模块发送端信息经CRC编码后，要进行插“0”操作，即遇到连续的5个“1”时在其后插入一个“0”;同样，接收端同步建立后提取出的信息要去“0”，即遇到连续的5个“1”时要将其后的“0”去掉。 去“0”模块的VHDL代码如下：。。。。。。
　　if din=“1” then
　　if cnt=5 then
　　cnt：=0;
　　end if;
　　cnt：=cnt+1;
　　else
　　cnt：=0;
　　end if;
　　if cnt=5 then
　　zero del＜=′0′;
　　else
　　zero del＜=′1′;
　　end if;
　　。。。。。。
　　
　　去“0”模块的功能仿真波形如图4所示，其中din是提取同步后的信息，clk是信息时钟，dout是去“0”后的信息，clk out是去“0”操作后的信息时钟。从图4中可看出，去“0”前的信息为“1111101”，通过去“0”操作后，信息为“111111”，将5个“1”后的“0”去掉了。
　　4 结束语
　　本文提出了一种基于FPGA的HDLC协议控制器设计方案，并利用Altera公司的FLEX10K芯片EPF10K20RC240-3来实现，占该芯片内部单元的70%左右。实践表明，该协议控制器操作简单、使用灵活，能够很好地应用于各种小型通信设备。
　　本系统的硬件实现采用VHDL设计，通过建立VHDL行为模型和进行VHDL行为仿真，可以及早发现设计中潜在的问题，缩短了设计周期，提高了设计的可靠性和效率。