[问答]

基于Stratix II EP2S60改进中值滤波器的设计及实现，不看肯定后悔

问答对人有帮助，内容完整，我也想知道答案 0 本设计方案采用了一种改进的快速中值滤波算法，成功地在Altera公司的高性能Stratix II EP2S60上实现整个数字红外图像滤波，在保证实时性的同时，使得硬件体积大为缩减，大大降低了成本，具有很强的实用价值。如果再结合其他滤波预处理方法，则可以进一步提高其滤除噪声的能力，更好地改善图像质量。 0
2021-4-23 06:00:55　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × aaabbb567 该类别下有 7 个回答。邀请回答 dsdfshf 该类别下有 7 个回答。邀请回答 fuwu1245 该类别下有 7 个回答。邀请回答 h1654155275.6823 该类别下有 6 个回答。邀请回答 vyewrewr 该类别下有 6 个回答。邀请回答 ujsdfweer 该类别下有 6 个回答。邀请回答淡口味妻儿等我看该类别下有 6 个回答。邀请回答 vywywerwa 该类别下有 6 个回答。邀请回答 wjwierw 该类别下有 6 个回答。邀请回答 60user40 该类别下有 5 个回答。邀请回答 kingnet_520888 该类别下有 5 个回答。邀请回答 iecctv 该类别下有 5 个回答。邀请回答吕少大大该类别下有 5 个回答。邀请回答 hzdembed 该类别下有 5 个回答。邀请回答 DH9527 该类别下有 5 个回答。邀请回答 LynnQ 该类别下有 5 个回答。邀请回答 xiaolu511 该类别下有 5 个回答。邀请回答 vrwfwer 该类别下有 5 个回答。邀请回答 dfgsgdg 该类别下有 5 个回答。邀请回答 houjunhao33 该类别下有 5 个回答。邀请回答举报杨火亭相关推荐 • 请问如何实现改进的中值滤波器的设计？ 1755 • 集成方案简化模拟滤波器设计，不看肯定后悔 1157 • WLP-BAW滤波器的热建模功率容量与小型化，不看肯定后悔 2307 • 时钟源的详细配置教程分享，不看肯定后悔 1788 • 针对硬件实现的H.264视频编码算法改进，不看肯定后悔 1311 • 跳频滤波威廉希尔官方网站原理及方案，不看肯定后悔 8285 • 车载操作系统的调度算法分析与改进，不看肯定后悔 1094 • 请教一种可识别未受污染点的中值/均值滤波matlab程序 2133 • 无线传感器网络路由协议的研究与改进，不看肯定后悔 1694 • AVS编码与DSP实现的视频编码器，不看肯定后悔 1754 1个回答

答案对人有帮助，有参考价值 0 1 引言众所周知，在复杂背景条件下，要对弱小目标进行准确有效地红外跟踪、探测是一个难题。这种情况下，由于目标与背景的对比度较小、信噪比较低，若直接进行跟踪、探测往往比较困难，所以必须先对图像信号进行滤波预处理，以达到抑制背景噪声。增加目标强度，从而提高图像信噪比的目的，为后续工作打下良好的基础。实时图像处理器中，信号预处理包括对图像的各种滤波、直方图统计及均衡、图像增强、灰度变换等，它们共同的特点是处理数据量大，如果用一般的软件来实现势必会比较慢。而对于一些实时性要求比较高的系统，处理速度往往是要考虑的关键因素，一旦速度跟不上，实时性也无从谈起。针对图像预处理阶段运算结构比较简单的特点，用FPGA进行硬件实现无疑是理想的选择，这样同时兼顾了速度和灵活性，大大减轻了DSP的负担。本系统采用Verilog HDL语言。利用一种快速的中值滤波改进算法对电路进行设计，并以Altera公司生产的Stratix II EP2S60F67214型FPGA芯片为硬件平台。该器件继承了Altera公司Stratix II系列的共同优点，由于引入了崭新的自适应逻辑模块（ALM），使得Stratix II有更高的性能和逻辑封装、更少的逻辑和布线级数以及更强的DSP支持，而Stratix II EP2S60F67214更是比Xilinx公司的类似器件Virtex-4XC4VLX60多出18％的器件逻辑，其中包括51 182个寄存器位，2 544 129个存储器位以及48 352个ALUT，该器件资源丰富，只需占用很小一部分实现中值滤波器，为后续设计的增长留有更多空间。 2 中值滤波的基本原理及改进算法 2．1中值滤波的基本原理中值滤波是由Tukey发明的一种非线性信号处理威廉希尔官方网站，早期用于一维信号处理，后来很快被用到二维数字图像平滑中，是一种有效抑制图像噪声，提高图像信噪比的非线性滤波威廉希尔官方网站。它是一种邻域运算，类似于卷积，但计算的不是加权求和，而是把邻域中的像素按灰度级进行排序，然后选择该组的中间值作为输出像素值。与均值滤波器以及其他线性滤波器相比，中值滤波器的突出特点是在很好地滤除脉冲噪声（Impulsive Noise）和椒盐噪声（Salt and Pepper Noise）的同时，还能够保护目标图像边缘轮廓的细节。用公式表示为： g（x，y）=median{f（x-i，y-i）}，（i，j）∈S （1）式中g（x，y），f（x，y）为像素灰度值，S为模板窗口。而中值滤波的具体实现过程一般为：（1）选择一个（2n+1）×（2n+1）的滑动窗口（通常为33或者55），使其沿图像数据的行或者列方向逐像素滑动（通常为从左至右，从上到下逐行移动）。（2）每次滑动后，对窗口内的像素灰度值进行排序，用排序所得的中间值代替窗口中心位置像素的灰度值。 2．2中指滤波的改进算法中值滤波的算法很多，但通常数据排序量较大。需要消耗大量时间，不利于图像处理的实时性。本文采用一种窗口大小为33的快速排序算法。大大降低了排序量。为了便于说明。将33窗口内的各个像素分别定义为M11，M12，M13，M21，M22，M23，M31，M32，M33。像素排列如表1。首先分别对窗口中的每一行计算值、中值、值，这样一共可以得到9个数值，分别包括3个值、3个中值、3个值：行的值：Max1=max［M11，M12，M13］；行的中值：Med1=med［M11，M12，M13］; 行的值：Min1=min［M11，M12，M13］；依此类推： Max2=max［M21，M22，M23］；Med2=med［M21，M22，M23］；Min2=min［M21，M22，M23］； Max3=max［M31，M32，M33］;Med3=med［M31，M32，M33］；Min3=min［M31，M32，M33］；式中，max表示取值，med表示取中值，min表示取值。不难判断，9个数值中。3个值中的值和3个值中的值一定是9个像素中的值和值；3个中值中的值至少大于5个像素：即本行中的值、其他2行的中值及值：而3个中值中的值至少小于5个像素：即本行中的值、其他2行的中值及值。，比较3个值中的值Min_of_Max，3个中值中的中值Med_of_Med，3个值中的值Max_of_Min．得到的中间值即为滤波的结果Med_of_nine。具体过程表示如下： Min_of_Max=min［Max1，Max2，Max3］； Med_of_Med=med［Med1，Med2，Med3］； Max_of_Min=max［Min1，Min2，Min3］；则滤波结果： Med_of_nine=med［Min_of_Max，Med_of_Med，Max_of_Min］；利用这种排序法的中值滤波运算仅需17次比较，与传统算法相比。比较次数减少了近2倍，且该算法十分适用于在FPGA上做并行处理，大大提高了滤波的速度。 3中值滤波器硬件电路设计关键要完成2个模块的设计，分别是： 3．1 33窗口模块用硬件实现二维中值滤波，很重要的一点是能可靠地存储实时图像数据，并且使延时短。为了满足实时性的要求，对图像进行全帧预处理，但这种全帧预处理并不是先将整帧图像数据完全保存在存储器中后再对全帧图像数据进行处理，而是存储n-1行图像数据后便开始处理，其中n为窗口大小。在本设计中，选用33窗口的中值滤波器，即n=3。这样设计的好处是，FPGA可以以串行流水方式实现该模块，节省了许多时间，为实时处理创造了有利条件。图1给出33窗口中值滤波硬件框图。图1中，D代表延时器，FIFO代表先进先出存储器。该先进先出存储器模块如图2所示，wrreq和rdreq分别为写、读使能，aclr为异步清零。图像数据以像素时钟节拍从数据输入端依次输入，FIFO用来存储一行数据，从而使M11，M12，…，M33正好对应33窗口的9个图像数据（见表1）。当数据流不断从数据输入端输入时，33模板对应的图像数据不断地跟着变化，这样就可以对一帧图像的所有像素都进行33模板处理。 3．2 33窗口内9个数值的排序模块由前面2．2节对中值滤波改进算法的说明不难看出，整个排序实际就是要进行7次3值比较： 1） 33窗口每一行的3个数进行比较．分别得出每行的值、中值、值，一共有3行，需3次3值比较； 2）3个值组、中值组、值组进行3值比较，3个组需3次3值比较； 3）值组中的值、中值组中的中值、值组中的值3个数再进行比较。需1次3值比较。为了尽量节约资源，充分利用硬件设计中的“模块复用”原则，只需先设计一个简单的3值比较器模块，7次调用该模块即可以轻松完成中值滤波排序。另外，在图像的各个边缘。由于无法用33窗口覆盖（窗口的一部分要覆盖到图像的外部）。所以无法直接调用该中值滤波排序模块。参考了大量基于领域的图像硬件处理系统的做法。本文将图像边缘像素简单地设成“0”。并不会影响整个中值滤波的效果。这样只需再加一个判断窗口位置的模块，如果判断结果是边缘．则不调用排序模块而把“0”直接赋到输出端；反之。则调用该排序模块。 4 基于FPGA的处理结果整个电路的设计使用Verilog HDL语言编写，以Altera公司的Stratix II EP2S60器件为硬件平台，在Quartus II 5．1的软件开发环境下实现32025616 bit灰度图像的中值滤波。该图像1场时间是20ms（其中场消隐时间约为6．35 ms），像素时钟是6 MHz，算法占用资源如表2所示。由表2可见，该中值滤波设计的芯片资源占用率是非常小的，因此绝大部分资源可以用于后续的开发设计中。处理一场数据所需时间仅约为4．2 ms，完全满足整个系统对速度的高要求。而同样的3×3模板中值滤波若在ADI的TS201型DSP上处理，所需时间约为15．3 ms。显而易见，基于Stratix II EP2S60来实现红外图像的中值滤波比基于TS201来实现有更好的实时性优势，而且该设计使用了快速中值滤波算法，所以比传统算法节约了更多时间，资源占用率也非常小。输入、输出图像分别如图3、图4所示，由于本滤波模块把边缘置为0，所以图的边缘是一条黑线。对比前后图像可以看出中值滤波对椒盐噪声有很好的滤波作用。 5 结束语本设计方案采用了一种改进的快速中值滤波算法，成功地在Altera公司的高性能Stratix II EP2S60上实现整个数字红外图像滤波，在保证实时性的同时，使得硬件体积大为缩减，大大降低了成本，具有很强的实用价值。如果再结合其他滤波预处理方法，则可以进一步提高其滤除噪声的能力，更好地改善图像质量。本设计方案只能运用于矩阵型33模板，对于其他类型的模板（如5*5模板、十字线型模板），需要重新进行系统设计。另外。在FPGA设计中，一定要严格控制时序，保证时钟有足够的建立时间和保持时间，并保证时序的严格同步，电路的延时应该尽可能小。

2021-4-23 09:49:29 评论举报鲁瑶