请问运算放大器IP核该怎样去设计？

　　片上系统（SoC）是在单一芯片上实现信号采集、转换、存储、处理和I/ O接口等多种功能，具有面积小、功耗低、设计时间短、成本低和高性能指标等特点。 SoC设计的核心是IP 核设计。 在SoC的模拟集成电路设计中，使用简单的电路结构来实现高性能成为模拟电路设计的趋势。 运算放大器是模拟电路最重要的电路单元，但是随着电源电压的不断降低，常规设计的运放受阈值电压及饱和电压降的影响而导致运放的输入输出动态范围不断减小，影响后级电路的正常工作。 为了增大运算放大器的动态范围，出现了Rail-to-Rail 结构。
　　通常的两级Rail-to-Rail 运放包含复杂的AB类输出级，它占用很大的芯片面积。 而且AB类控制会增加运放的噪声和失调电压。虽然有的运放克服了上述问题。 然而， 由于使用了复杂的浮地电流源来偏置求和电路和AB 类输出级，输入级跨导随共模电压发生很大的变化，使得频率补偿特性难以达到最佳。 此外，输出晶体管的瞬态电流随电流电压变化 。
　　笔者提出了一种基于SoC应用的5V Rail-to-Rail 运算放大器，其中输入级采用互补差分对输入。 运放的输出级不同于以往复杂的AB类输出级，也不同于使用浮地电流源来偏置求和电路和AB 类输出级的电路，而是采用分压电路来实现。 整个运放IP核的电路结构简单有效，非常适合SOC应用。
　　1 　电路结构
　　1.1 　输入级
　　通常，运算放大器的输入级均采用匹配性能好，失调、温漂很小的差分放大电路。 为了使运放的共模输入在整个电源范围内变化时电路都能正常工作，采用NMOS管和PMOS管并联的互补差分输入对结构来实现输入级的Rail-to-Rail.基本的Rail-to-Rail输入级结构如图1 所示，M1-M2 为NMOS 差分输入对，M3-M4 为PMOS 差分输入对。
　　
　　图1 　基本的Rail-to-Rail 输入级结构
　　Rail-to-Rail 输入级的工作原理如下，其共模输入电压范围如图2所示。
　　
　　图二 Rail-to-Rail运算放大器共模输入电压范围
　　PMOS差分输入对共模输入电压范围为VSS CM DD - Vdsat -Vgsp ， NMOS差分输入对共模输入电压范围为VSS + Vgsn + Vdsat CM DD，其中VCM为共模输入电压， Vgsp为p管的栅源电压， Vdsat为电流源两端电压， VDD为正电源， VSS为负电源， Vgsn为n管的栅源电压。输入级所需要的最小电源电压为Vsup ，min = Vgsp + Vgsn + 2Vdsat 。 当电源电压大于Vsup ，min 时，输入级能够正常工作，总的共模输入范围为VSS DD 时，NMOS差分输入对处于放大工作状态，输入级跨导为gm = gmn = In/（ nnVth） ;当共模输入电压接近VSS时，PMOS 差分输入对处于放大工作状态，输入级跨导为gm = gmp = Ip/ （ npVth） ; 当共模电压处于中间值时，NMOS输入对和PMOS输入对均处于放大工作状态，输入级跨导为gm = gmp + gmn = Ip/（ npVth） + In/ （nnVth） 。 其中In和Ip分别为NMOS和PMOS输入管的漏级电流， np和nn分别为NMOS和PMOS输入管的弱反型斜率因子， Vth是热电势kT/q ， 为26mV.
　　1.2 　输出级
　　整个运算放大器采用对称结构（如图3） ，并且运用分压电路进行求和。 M5 ， M20 ， M18 和M8 构成分压支路。 分压支路中M5 和M20 与M8和M18的阻抗变化机理相同，因此仅描述M5 和M20 的阻抗变化。 电路如图4 示，图中A 点电压恒定， M6 工作在饱和区。 根据输出电阻公式
　　r0 = 1/ （λID） 　， （1）
　　（ λ为沟道长度调制系数） ，当输入电压变化时， M1和M2 的漏级电流变化，图中B 点电压会发生变化， 但因M19引入一个负反馈， 使得B点电压恒定。 根据饱和区
　　
　　线性区
　　
　　由式（1）～（3）知， VGS的变化使得M5和M6的漏级电流变化，导致阻抗变化和C点电压变化。 C点电压变化使得M20在线性区和饱和区之间变化，因此M20 的阻抗发生很大变化。 同理，输入电压变化时，M8和M18的阻抗发生变化，变化趋势与M5和M20相反。 因C点、F点电位分别接近VDD和GND，M24的栅压在VDD和GND之间变化。 运放的第2级放大采用简单的共源级放大，以提供最大的输出摆幅。 为使放大器有良好的频率响应特性，采用了Miller电容补偿威廉希尔官方网站 。
　　
　　图3 　Rail-to-Rail 运算放大器结构
　　
　　图4 　阻抗变化机理图
　　2 　仿真结果与讨论
　　电路采用上华0.6μm DPDM CMOS工艺，基于BSIM3V3 Spice模型，用Hspice进行仿真。 电源电压为5V ，偏置电压为3. 7V. 输入级的跨导随输入共模电压变化的结果如图5 所示。 输入级跨导变化两倍，跨导在0.8V到3.85V之间恒定，为190μs. 跨导变化是因为输入共模电压在中间值时，输入级跨导为NMOS和PMOS输入对跨导之和，而在共模电压接近GND或VDD时，输入级跨导分别为PMOS和NMOS输入对的跨导。
　　
　　图5 　输入级跨导曲线图
　　将运放接成电压跟随器的形式，测量其单位增益响应，仿真结果如图6所示。 从图6 可以看出，放大器的输入输出达到了整个电源电压范围。运算放大器的幅频、相频特性如图7所示，整个电路的直流开环增益达107.8dB ，相位裕度为62.4°，单位增益带宽为4.3MHz.
　　
　　图6 　单位增益传输特性曲线
　　
　　图7 　运算放大器幅频、相频特性
　　整个运算放大器的设计结果如表1所示。 运算放大器的整体性能比较好，并且在5V的电源电压下，功耗只为0.34mW. 此外，运放的对称性好，结构紧凑，版图面积小，只为0.05mm2 ，非常适合SoC的应用。
　　
　　3 　总　　结
　　从IP核设计的角度出发，笔者设计了一种结构简单、低功耗、高增益的Rail-to-Rail CMOS运算放大器。输入级采用互补差分对结构，输出采用分压电路进行求和，再接以PMOS为负载的共源级进行放大。 较以往的Rail-to-Rail运算放大器大大简化了结构，对称性好，版图面积小，易于实现。 模拟结果表明运放的输入输出都达到全摆幅，且增益和相位裕度分别为107.8 dB和62.4°，功耗只为0.38mW，非常适于做成SoC的IP核。