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如何设计一个适用于12bit流水线ADC采样保持电路？

问答对人有帮助，内容完整，我也想知道答案 0 本文设计了一个可用于12 bit，20 MS／s流水线ADC中的采样／保持电路。该电路使用CSMC公司的0.5μm CMOS工艺库，在20 MS／s采样频率下，当输入信号的频率为9.8193 MHz时，SFDR为76 dB，精度达0.012％，完全满足12 bit要求。本文运用增益增强型折叠式运算放大器，以获得较高的增益和带宽。同时采用栅压自举开关，并通过对电路中的开关组合优化，极大的提高了电路的线性性能；采用全差分结构、底极板采样来消除电荷注入和时钟馈通。该采样保持电路能够直接应用于高速高精度模／数转换器等各种高速模拟系统中。 0
2021-4-20 06:45:33　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × dsdfshf 该类别下有 7 个回答。邀请回答 fuwu1245 该类别下有 7 个回答。邀请回答 aaabbb567 该类别下有 7 个回答。邀请回答 ujsdfweer 该类别下有 6 个回答。邀请回答淡口味妻儿等我看该类别下有 6 个回答。邀请回答 vywywerwa 该类别下有 6 个回答。邀请回答 wjwierw 该类别下有 6 个回答。邀请回答 h1654155275.6823 该类别下有 6 个回答。邀请回答 vyewrewr 该类别下有 6 个回答。邀请回答 vrwfwer 该类别下有 5 个回答。邀请回答 dfgsgdg 该类别下有 5 个回答。邀请回答 houjunhao33 该类别下有 5 个回答。邀请回答 xiaoxian26 该类别下有 5 个回答。邀请回答 xj1223726587 该类别下有 5 个回答。邀请回答 yuxiangxyz 该类别下有 5 个回答。邀请回答 gua6338 该类别下有 5 个回答。邀请回答 60user101 该类别下有 5 个回答。邀请回答 asd013 该类别下有 5 个回答。邀请回答 hkzhd888 该类别下有 5 个回答。邀请回答 sdsgsf 该类别下有 5 个回答。邀请回答举报王林相关推荐 • 求一种高性能低功耗流水线ADC设计方法 1172 • 流水线ADC的内部结构和工作原理是什么 4190 • 如何设计一种适用于流水线ADC的运算放大器？ 1196 • 模数转换器如何知道流水线ADC及其使用方法？ 1119 • 流水线威廉希尔官方网站在DSP运算中有哪些应用？ 1557 • 请问流水线和PC的关系是什么？ 1635 • 关于fpga流水线的理解 7097 • 流水线设计提高数据处理有没有办法保证数据不丢失？ 2398 • 新兴的CTSD ADC是怎样弥补传统的ADC性能的？ 1337 • 关于fpga的PID实现中，时钟和流水线的相关问题 3043 1个回答

答案对人有帮助，有参考价值 0 随着CMOS威廉希尔官方网站的迅猛发展，CMOS图像传感器以其高集成度、低功耗、低成本等优点，已广泛用于超微型数码相机、手机等图像采集的领域。而流水线模数转换器以其高速、低功耗、中高精度而被广泛应用于图像传感器的芯片级和列级A／D转换器中。当前，流水线A／D转换器比较成熟的国际水平已达到14 bit 10 MHz。国内已流片成功的大多数是10 bit流水线A／D转换器，因此10 bit以上的高精度流水线A／D转换器还需要进一步研究。在A／D转换器中，采样保持电路作为其前端最关键的模块，它的性能直接决定了整个ADC的性能。本文采用一种全差分电荷转移型结构的采样保持电路，这种结构可以很好地消除与输入信号无关的电荷注入和时钟馈通；通过底极板采样威廉希尔官方网站，消除与输入信号相关的电荷注入和时钟馈通；使用栅压自举电路来消除开关的非线性。同时采用折叠式增益增强运算放大器，减小由于有限增益和不完全建立带来的误差。该采样保持电路在5 V电源电压，20 MS／s采样频率下，在输入信号为奈奎斯特频率时，无杂散动态范围（SFDR）为76 dB，采样精度达到0.012％，满足12 bit精度要求。 1 采样保持电路图1为本文设计的采样保持电路结构，该结构称为电荷转移型采样保持电路。它的工作时序如图2所示，clk1和clk2是两相不交叠时钟，控制采样保持电路分别工作于采样相和保持相；clkb为clkl的反相。当clk1为高电平时，电路进入采样相，运放两个输入端被短路，输入信号存储在采样电容Cs上；clk2为高电平时，电路进入保持相，将差分电荷转移到反馈电容Cf上。在从采样相向保持相转变的过程中，clklpp，clklp，clkl依次关断，实现了底极板采样，以减少开关时钟馈通和沟道电荷注入的影响；且只有差分电荷转移到反馈电容Cf上，共模电荷一直保存在采样电容Cs上。因此，这种结构可以处理共模范围较大的输入信号。 2 采样电容、开关的选取和设计 2.1 采样电容的选取在采样保持电路中，采样电容的取值对电路的性能有直接的影响。采样电容越小，热噪声就大，因为热噪声主要由电路中的开关导通电阻产生，其方差是开关电容值的函数（σ2thermal≈kT／C，其中k为波尔兹曼常量，T为绝对温度），则电路的信噪比（SNR）就降低。如果采样电容较大，会使电路的功耗增大，速度变慢，而此时信噪比主要受量化噪声的限制，没有明显改善。因此在设计时，把噪声限制在一定范围之内，得到电容的最小值，再牺牲一些功耗和速度，取稍大电容值即可。本文所设计的ADC具有12 bit分辨率，量化范围为±1 V。如果要求由热噪声与量化噪声所引起的SNR最多能下降1 dB，即需满足：kT／Cs0.8 pF，取Cs=Cf=1 pF。 2.2 采样开关的设计 2.2.1 开关类型的选取在采样保持电路中，开关的性能对电路有着非常重要的影响。因此对于图1中的开关作了详细设计。在电路设计时，考虑到性能和功耗的优化，在对性能没有明显影响时，尽可能采用简单电路，否则以性能为主。图1中SW2和SW3处的开关主要用于连接到共模参考电压，短接输入端，短接输出端，对其性能要求不是很高，故采用简单的NMOS开关和CMOS互补型开关。在SWl处由于采样开关线性度对电路采样相的线性性能影响最大，如果用一个简单的NMOS开关，当输入信号电压变化时，其导通电阻也随之变化，这在实际工作中会引起较大的误差。而CMOS开关其导通电阻虽有所减小，但随输入信号的变化，其栅-源电压会随之改变，因此信号仍有失真，所以本文采用了一种线性度更好的栅压自举开关。 2.2.2 开关参数设计由于小尺寸的开关会带来大的导通电阻，严重影响电路的速度，而大尺寸的开关则会引入非常大的馈通电容，对前级造成明显的影响。在本电路中，NMOS开关的W／L为12／1时仿真性能最好；对于CMOS互补型开关，其导通电阻的线性度受p管和n管的宽长比比例影响。所以要对管子的宽长比进行优化。经过仿真发现，在本电路中，当PMOS和NMOS的宽度比为2.8／1时，导通电阻Ron在整个工作范围内变化最小，线性度最好。栅压自举开关的电路结构如图3所示。它由时钟倍增电路、传输管和栅-源电压控制电路组成。由于传输管M1的栅-源电压Vgs恒定为VDD，因此自举开关的导通电阻Ron较小，且基本恒定，线性度较好。图4为输入正弦信号时，开关传输管M1的Vgs仿真波形，从图中可以看出，其Vgs基本不变，由于受M1栅上的寄生电容的影响，栅源电压略小于VDD。 3 运算放大器（OTA）的设计 OTA是采样保持电路的核心，它决定了该采样保持电路的精度和建立时间。由于该采样保持电路运用于12 bit 20 MHz流水线ADC，则要求该放大器的输出在25 ns的建立时间内稳定在最终值0.012％。如果将OTA设为单极点放大器，则可估算出OTA的直流增益最好能达到84 dB以上，单位增益带宽必须大于72 MHz。为了能达到较好的性能，一般都留有一定的余量，因此实际上设计中要比这些值大很多。考虑到普通一级运放的增益不够高；两级运放则速度上又达不到，故本文采用增益增强的折叠式共源共栅运放。本文采用的放大器为如图5所示的带有A1和A2两个辅助放大器的增益增强型折叠式共源共栅放大器。从工程设计角度考虑，采用统一模块化可简化设计过程，减少设计出错的可能性。因此辅助放大器也采用折叠式共源共栅结构，所有偏置电压都由一个偏置电路产生，并取偏置电流为主运放的1／10，以减小功耗。其中，Al以NMOS管作为输入端，A2以PMOS管作为输入端。考虑到这两个运放的直流输出是为主运放的M7，M8，M9，M10提供直流偏置，不需要大范围的波动，因此采用一种简单实用的共模反馈。另外，辅助放大器的单位增益带宽至少与主放大器的带宽相等，稍大则稳定时间会更短一些，因此可在其输出端接电容来调节带宽，将其控制在主运放第二极点内的合适位置。主运放则采用连续时间型共模反馈。 4 性能仿真和芯片版图本电路采用CSMC公司的0.5μm CMOS工艺库，应用Spectre对运算放大器和采样保持电路进行仿真验证，表1为典型条件下（TT（工艺角），27℃）运算放大器的性能参数。从表中可以看出，运算放大器的性能满足采样保持电路要求。表中：V为电源电压；CF为负载电容；G为直流增益；GBW为单位增益带宽；？为相位裕度；Pdiss抵为功耗。在采样保持电路的输入端加差分电压1 V，时钟频率为20 MHz，仿真结果表明输出电压达到LSB／2（0.012％）精度内所需要的时间为14 ns，完全满足12 bit的精度要求。图6是在采样频率为20 MHz下，对由输入信号为Nyquist频率（9.819 3 MHz），Vp-p=2 V的正弦信号，所得到的输出信号频谱图。从图中可以看出电路的SFDR为76 dB，完全满足系统要求。图7为运算放大器的版图，面积为288μm×128 μm（包括主电路、辅助放大器、偏置和共模反馈电路）。该运算放大器作为一个核心模块已流片测试。测试结果表明该放大器性能与仿真值相近，功能正确，可用于该采样保持电路中。 5 结论本文设计了一个可用于12 bit，20 MS／s流水线ADC中的采样／保持电路。该电路使用CSMC公司的0.5μm CMOS工艺库，在20 MS／s采样频率下，当输入信号的频率为9.8193 MHz时，SFDR为76 dB，精度达0.012％，完全满足12 bit要求。本文运用增益增强型折叠式运算放大器，以获得较高的增益和带宽。同时采用栅压自举开关，并通过对电路中的开关组合优化，极大的提高了电路的线性性能；采用全差分结构、底极板采样来消除电荷注入和时钟馈通。该采样保持电路能够直接应用于高速高精度模／数转换器等各种高速模拟系统中。

2021-4-20 15:35:15 评论举报蔡晨史