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如何利用0.18μm CMOS工艺去设计16:1复用器？

问答对人有帮助，内容完整，我也想知道答案 0 如何利用0.18μm CMOS工艺去设计16:1复用器？以及怎样去验证这种复用器？ 0
2021-4-9 06:39:47　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × aaabbb567 该类别下有 7 个回答。邀请回答 dsdfshf 该类别下有 7 个回答。邀请回答 fuwu1245 该类别下有 7 个回答。邀请回答 vywywerwa 该类别下有 6 个回答。邀请回答 wjwierw 该类别下有 6 个回答。邀请回答 h1654155275.6823 该类别下有 6 个回答。邀请回答 vyewrewr 该类别下有 6 个回答。邀请回答 ujsdfweer 该类别下有 6 个回答。邀请回答淡口味妻儿等我看该类别下有 6 个回答。邀请回答 DAA000 该类别下有 5 个回答。邀请回答松的子子该类别下有 5 个回答。邀请回答 gramsoup 该类别下有 5 个回答。邀请回答 60user61 该类别下有 5 个回答。邀请回答 wenminglang 该类别下有 5 个回答。邀请回答 kingnet_52003 该类别下有 5 个回答。邀请回答 yx19911127 该类别下有 5 个回答。邀请回答 haikitty 该类别下有 5 个回答。邀请回答 bvtwerwer 该类别下有 5 个回答。邀请回答 xinge158 该类别下有 5 个回答。邀请回答 5616asaqwq 该类别下有 5 个回答。邀请回答举报刘丹相关推荐 • 请教大神如何去设计复用器输入部分？ 828 • 怎么利用复用器重构降低FPGA成本？ 1133 • 你真的了解的模拟多路复用器和开关的原理和应用吗？ 3912 • 复用器重构怎么降低FPGA成本？ 1263 • 请问如何去设计一种复用器？ 856 • DPAA是否有类似于DPAA2的dpdmux的复用器/解复用器？ 411 • 怎么连接8个红外传感器对与多路复用器和多路分离器 1714 • 低漏电多路复用器在高阻抗PLC系统中的重要性 1684 • 如何使用SOT-23薄型多路复用器克服最后时刻的需求变化 949 • 如何为多路复用器应用选择正确的Δ-Σ转换器类别？ 1562 1个回答

答案对人有帮助，有参考价值 0 1 引言近年来，随着传统电信业务和互联网业务的迅猛发展，它们对网络带宽提出了越来越高的要求，由此导致了高速串行接口的出现。目前国内关于2.5 Gb/s超高速串行收发器CMOS芯片及IP核研究开发尚处于起步阶段。设计开发具有自主知识产权的高性能串行收发器芯片及IP核，打破国外对高端路由器、交换器芯片的垄断，不仅能够直接大幅度降低通信、网络设备成本，产生显著的经济效益，还能带来巨大的社会效益。本文所设计的复用器，应用在2.5Gb/s收发器系统中，该收发器的系统框图如图1所示。图1 Transceiver结构示意图众所周知在高速的数据传输系统中，收发器对于实现整个系统的功能起着至关重要的作用。而在收发器系统中，复用器是工作在最高速度的电路单元之一，因此复用器电路设计的好坏直接影响整个系统的性能。本文所设计的复用器，采用SMIC 0.18μm CMOS工艺实现。 2 电路结构及其设计 2.1 16:1复用器结构设计本文设计的16:1复用器是将发送数据选择模块输出的16位156.25Mb/s并行数据转换为2.5Gb/s串行数据输出，其实现框图如图2所示，该电路主要由1个16:4复用器电路和1个采用树形结构（包括3个2:1复用器）实现的4:1的复用器电路构成。其中16:4复用器用数字电路实现，4:1复用器电路用模拟电路实现。该电路接收从PLL送出的2.5GHz、1.25GHz和625MHz差分时钟，为16:4复用器和2:1复用器电路提供所需要的时钟。16位并行输入数据经过16:4复用器后输出4位并行数据送入4:1复用器，经4:1复用器后，数据变换成1比特宽度的串行数据流，发送顺序最低位在前，即TXD_P［0］最先出现在TXD_S上，TXD_P［15］最后发出。由于本电路是数模混合信号设计，仿真时需要给数字电路和模拟电路分别加激励，对于4:1复用器电路，输入采用互补的方波电压源，峰峰值为0.4V。对于16:4复用器电路，通过用Verilog语言描述的方式加激励。由于两个模块分别用数字电路和模拟电路实现，因此在两个模块的连接处要进行电平的转换。 Virtuoso AMS Simulator中将接口模型划分为A2D型和D2A型两类。本设计是由数字电路送信号给模拟电路，因此要用到D2A接口模型，该模型主要有4个参数：d2a_tf，d2a_tr，d2a_vh和d2a_vl。其中d2a_tf和d2a_tr分别表示接口模型的输出从当前值上升到d2a_vh所需要的时间和下降到d2a_vl所需要的时间；d2a_vh和d2a_vl分别表示对应数字电路中的逻辑“1”和“0”而转换成的最终电压值。本设计的设置如下： d2a_tf=20ps， d2a_tr=20ps，d2a_vh=1.8V，d2a_vl=1.4V。图2 16:1复用器实现框图 2.2 单元电路设计 2.2.1 16:4复用器电路 16:4复用器电路由4个4:1复用器模块和一个赋值语句模块构成，本电路均采用Verilog语言来描述。4个4:1复用器的作用是将16路156.25M数据TXD_P［15:0］复用为4路625M数据，这里我们用移位寄存器实现4:1复用器。首先将16位并行数据，分为四个4位并行数据，然后将4位并行数据送入4:1复用器，数据经过4位移位寄存器后的输出如图3所示。由于后级的模拟电路需要差分输入，因此本模块输出均为互补输出。图3 16:4复用器实现时序图 4:1复用器电路的Verilog实现的关键代码如下： 2.2.2 4:1复用器电路 4:1复用器采用树形结构实现，其实现如图2所示，它主要由三个2:1的高速复用器和一个主从D触发器（MSDEF）构成。2:1复用器由一个主从D触发器（由两个锁存器级连构成），一个主从主D触发器（由三个锁存器级连构成）和一个2:1数据选择器构成。本文所设计的锁存器和2:1数据选择器均采用CML（电流模式逻辑）逻辑实现，其基本结构如图4（a）所示，按其功能可分为下拉逻辑网络、尾电流源和上拉电阻三个部分。它可以在电压摆幅较小的情况下正常工作。由于尾电流源的存在，CML电路的功耗近似为恒定值P=vddI，其中vdd是电源电压，I为直流尾电流。众所周知，传统CMOS电路的功耗为P=CL`f*vdd2，其中f是电路的开关频率，CL`是输出节点的负载电容。因此，在高速率的条件下，CML电路的功耗比与其相似的CMOS电路的功耗要小得多。此外，降低CML电路的电压摆幅，还可以减小整个电路的延时，从而提高电路的工作速度。图4 锁存器及2:1数据选择器电路图 3 仿真结果该电路采用SMIC 0.18μm工艺模型，使用Virtuoso AMS Simulator 工具进行了仿真。输入信号为16位156.25Mb/s并行数据，如图5（a）所示。仿真的corner包括：ff（fast model）、tt（typical model）、ss（slow model）。不同corner下的仿真输出波形如图5（b）-（d）所示。从仿真的结果可以看出，输入数据为156.25Mb/s时，能较好的实现复用功能，输出数据速率为2.5Gb/s，整个电路的功耗约为6mW。图5 不同corner下的仿真波形 4 结论随着CMOS工艺的发展，采用CMOS工艺已经可以设计出高性能、低功耗、成本低的高速电路。本次设计采用0.18μm CMOS工艺，采用CML电路英国威廉希尔公司网站和数模混合英国威廉希尔公司网站，设计出了2.5Gb/s 16:1复用器电路。该电路能够在电源电压为1.8V，工作温度范围为0－70。C时，工作速率可达到2.5Gb/s，功耗约为6mW。本文创新观点：本文将16:1复用器电路进行了模块化分解，采用数模混合的英国威廉希尔公司网站分别用Verilog语言描述的方式和CML电路逻辑设计了16:4复用器电路和4:1复用器电路，并采用混合信号仿真的验证方式对所设计的16:1复用器进行了验证。用该种方法大大缩短设计和验证所需要的时间。

2021-4-9 11:59:38 评论举报王倩