模数转换器如何知道流水线ADC及其使用方法？

　　ADC 服务的一些应用包括超高速多载波蜂窝基础设施基站、电信、数字预校正观测和回程接收器等——所有这些应用逐渐都要求 ADC 在每秒千兆次采样区间内进行采样。该模拟基础知识系列的第 1 部分和第 2 部分分别讨论了逐次逼近寄存器 （SAR） 和三角积分 （ΔƩ） ADC，以及如何在相应应用中使用这些 ADC。不过，这两种威廉希尔官方网站 都无法应对生成每秒千兆次采样 （GSPS） 结果的挑战。
　　例如，SAR ADC 使用“快照”算法，由于采用串行方法，因此速度限制为不超过每秒 10 兆次采样 （MSPS）。当使用高分辨率 ΔƩ ADC 的过采样算法时，将需要额外的时间来采集多个样本并求平均，从而生成最高 5 兆赫兹 （MHz） 的 24 位输出数据速率。GSPS 速率远远超出了 SAR ADC 和 ΔƩ ADC 的采样频率范围。
　　流水线 ADC 就是应对这一超高速 ADC 挑战的解决方案，能够在处理多个采样的同时，仍以 GSPS 的速度将数据发送至其输出端。
　　本文先简要比较 ΔƩ、SAR 和流水线 ADC，接着讨论与实现高速转换器输出相关的问题，以及为什么流水线 ADC 是这类高速应用的理想替代品。然后介绍 Texas Instruments 的两款流水线 ADC，其中一款强调精度，另一款则强调高速度，最后介绍如何开始使用这些 ADC。
　　什么是流水线 ADC？
　　流水线 ADC 由多个连续的级组成。第一级采用差分结构，先评估最高有效位 （MSB） 的值，然后调节信号，并将其传递到下一级进行 MSB-1 转换。每个级都与其他级并行执行操作（图 1）。
　　
　　图 1：流水线拓扑具有多个级，分别执行多位转换器的一个位的转换，然后调节信号，并将信号传递到下一级。（图片来源：Texas Instruments）
　　在图 1 中，各级的功能相似，仅解析一位或两位。每个级都有采样保持、低分辨率闪速 ADC 和信号调节功能。第一级接收样本，并立即产生 MSB 决策。MSB 数字值进入第一个锁存器（锁存器 1）。如果 MSB 决策为 1，则该级将从样本中减去 MSB 值的电荷。然后，流水线转换器对剩余电荷应用 2 倍的增益倍数。当一个级完成其操作时，便将模拟差异传递到后续级。若设计采用 2 倍增益倍数，其优点在于，第 1 级至第 n 级基本上都是相同的电路。
　　级数通常与 ADC 位数相匹配。最终转换输出会在输出锁存器中将每个级的数字结果组合起来。该转换过程会造成若干时钟周期的数据延时。
　

　ΔΣ、SAR 和流水线 ADC 采样比较
　　ΔΣ 转换器使用过采样算法实现有限脉冲响应 （FIR） 或无限脉冲响应 （IIR） 数字滤波器。在采集多个样本的过程中，这些滤波器会产生信号输出延时或延迟，但好处是，能实现极高的分辨率。因此，采集时间比 SAR 或流水线转换器要长，后两者在每次转换时仅对信号进行一次采样（图 2）。
　　
　　图 2：速度最慢、分辨率最高的 ΔƩ ADC 适合低频信号。中等速度、中等分辨率的 SAR ADC 适合通用应用。高速度、低分辨率的流水线 ADC 适合前沿的高速解决方案。（图片来源：Digi-Key Electronics）
　　SAR ADC 使用定义的采集时间点渲染输入信号的快照。在使用电荷再分配威廉希尔官方网站 时，SAR 快速完成零延时转换。流水线转换器使用欠采样威廉希尔官方网站 ，通过运用电荷再分配威廉希尔官方网站 以及延迟结果在输出端的出现，实现高速转换。这种转换算法会产生数据延时。
　　SAR、流水线和 ΔƩ 转换器之间的延时与转换速度各有不同（图 3）。
　　
　　图 3：ΔƩ 过采样和平均算法会给最终输出数据字的出现造成延迟。由于 SAR ADC 的输出出现在下一次采样之前，因此 SAR ADC 的延时为零。流水线转换器的数据结果延迟会造成非零延时。（图片来源：Digi-Key Electronics）
　　在图 3 中，ΔƩ 转换器对每个转换结果的多个样本求平均。ΔƩ 的平均滤波器通常为 FIR 或 IIR 数字滤波器。这种多次采样求平均操作会增加总转换时间。但是可以实现高分辨率，从而形成吞吐时间 / 精度相关性。
　　SAR 转换器的转换时间包括输入信号采集时间和转换时间。采集时间允许输入信号在信号采集实际发生之前稳定下来。吞吐时间是内部电荷再分配与连续的串行数据输出信号（从 MSB 值开始）的组合。
　　利用流水线 ADC，用户可以使用外部输入时钟的上升（或下降）沿启动样本采集。为此样本采集的电荷进入第二级，同时转换器捕获与另一个输入信号等效的电荷，并且第二级确定 MSB 值。在随后的外部时钟上，第二个采集的信号进入第二级，同时第一个信号进入第三级。在此时钟周期内，将确定第一个采集信号的 MSB-1 和第二个采集信号的 MSB。此过程将随每个采集的信号继续执行。当输入信号具有完整的数字输出表示时，转换器的输出级呈现输入信号的并行表示。
　　这种架构带来的结果是，流水线 ADC 因为采样率范围涵盖每秒几兆次到超过 1 GSPS 而广受欢迎。分辨率范围则从采样率较快的 8 位到采样率较慢的 16 位不等。这些分辨率和采样率涵盖了广泛的应用，包括电荷耦合器件 （CCD） 成像、超声医学成像、数字接收器、基站、数字预校正和数字视频。其中一些应用非常强调精度和速度。
　　精密流水线 ADC
　　精密流水线 ADC 的一个典型实例是 Texas Instruments 的 ADC16DX370，这是一个 16 位、370 MSPS 双通道流水线 ADC，后跟一个后端 7.4 千兆位 / 秒 （Gb/s） 的 JESD204B 接口。输入信号为 150 MHz 时，ADC16DX370 的信噪比 （SNR）、无杂散动态范围 （SFDR） 和噪声频谱密度 （NSD） 分别为满量程 69.6 分贝 （dBFS）、88 dBFS 和 -152.3 dBFS/Hz。
　　每个 ADC 都有一个输入缓冲器和一个失衡校正电路，以及带有内部驱动器的必要参考电压。集成的输入缓冲器消除了内部开关采样电容器的电荷和电荷反冲噪声。该缓冲器缓解了驱动放大器、抗混叠滤波器和阻抗匹配要求（图 4）。
　　
　　图 4：高性能 370 MSPS ADC16DX370 是具有内部基准的双流水线 ADC。它将模拟信号转换为 16 位数字值。（图片来源：Texas Instruments）
　　ADC16DX370 利用低噪声接收器和时钟分频器从 CLKIN 输入获得采样时钟。输入时钟分频器在整个系统内分配高频时钟信号，并在 ADC 器件上进行本地分频，以免将通用中间频率 （IF） 的信号耦合到系统的其他部分。ADC 的核心延时为 12.5 个时钟周期（图 5）。
　　
　　图 5：时序图显示 ADC 内核延时为 12.5 个时钟周期。（图片来源：Digi-Key Electronics）
　　采样发生在 （CLKIN+） − （CLKIN–） 差分信号的上升沿。作为最小内核值，数字输出代码在 12.5 个时钟周期的数据延时后可用。CLKIN 输入分频器因子为 1、2、4 或 8。
　　ADC16DX370 具有差分时钟输入引脚。每个引脚到 DC 的内部端接都是一个 50 欧姆 （Ω） 电阻器，可实现 100 Ω 的内部总差分端接。时钟输入引脚需要外部 AC 耦合。
　　双流水线 ADC 印刷电路板设计对于达到完全性能至关重要。为了充分地将所有信号路由到器件内外，至少需要六层。信号路由层需要相邻的实心接地平面来控制信号返回路径，以最大限度减小环路面积，并且微带线和带状线必须仔细布线，以控制阻抗。若使用电源平面和相邻的实心接地平面，可控制电源返回路径。此外，最小化电源平面与接地平面之间的间距可增加分布式去耦并提高性能。
　　ADC16DX370 的目标应用包括高 IF 采样接收器、多载波基站接收器，以及用于补充更高分辨率和 370 MSPS 转换速度的多模式和多频带接收器。此款 16 位流水线 ADC 还提供了必要的 SNR （69.6 dBFS） 性能，例如，用于区分小信号与射频外差式接收器子系统中的背景噪声。
　　为了帮助设计人员评估 ADC16DX370，ADC16DX370EVM 评估板与相关的 High-Speed Data Converter （HSDC） Pro 软件均支持该 ADC。EVM 附带了一根 mini-USB 电缆，用于连接 PC。TI 还提供了 TSW16DX370EVM 参考设计板，可用于评估可用带宽超过 100 MHz 的接收器 IF 子系统解决方案。
　　

高速流水线 ADC
　　在需要高速度和宽动态范围的应用中，设计人员可以转而使用 Texas Instruments 的双通道 12 位、1 GSPS ADC ADS54J20。该 ADC 的设计可提供 67.8 dBFS 的高 SNR 和 -157 dBFS/Hz 的本底噪声。该 ADC 非常适合需要在宽瞬时带宽上实现最高动态范围的应用（图 6）。
　　
　　图 6：ADS54J20 双流水线 ADC 提供了交错校正功能，可实现 -157 dBFS/Hz 的本底噪声和抽取数字滤波选择。（图片来源：Texas Instruments）
　　在图 6 中，ADS54J20 的交错和抖动算法用于实现具有高 SFDR 的干净频谱。该器件还具有多种可编程的抽取滤波选择，适合需要在宽频率范围内实现更高 SNR 和 SFDR 的系统。
　　带通抽取滤波器具有一个数字混频器和三个串联的 FIR 滤波器，可产生约 134 个输出时钟周期的延时，外加一个等于 4 纳秒 （ns） 的逻辑门和输出缓冲器传播延迟（图 7）。
　　
　　图 7：ADC 延时中的时序图为 134 个时钟周期外加逻辑门和输出缓冲器传播延迟 （tPD）。（图片来源：Texas Instruments）
　　数字块、交错引擎和抽取滤波器（同样参见图 6），结合 1 GHz 高速采样时钟频率，共同构成了转换器的延时。
　　ADS54J20 的部分目标应用包括雷达和天线阵列、宽带无线以及电缆调制解调器端接系统 （CMTS） 和 DOCSIS 3.1 接收器。
　　评估板（在本例中为 ADS54J20EVM）也支持 ADS54J20（图 8）。
　　
　　图 8：ADS54J20EVM 评估板支持 ADS54J20 高速 ADC，并附带一根 mini-USB 电缆和一根电源电缆。（图片来源：Texas Instruments）。
　　ADS54J20EVM 也可以与 HSDC Pro 软件一起使用，并附带一根用于连接 PC 的 mini USB 电缆以及一根电源电缆。
　　总结
　　虽然 SAR 和 ΔƩ ADC 各有所长，但流水线 ADC 才是应对超高速 ADC 挑战的解决方案。流水线 ADC 在处理多个样本的同时，仍能以每秒数十万到每秒千兆个样本的速度将数据发送到其输出端。尽管如此，并非所有流水线 ADC 都只强调速度。如上所述，也可实现更高的精度。
　　毋庸赘述，流水线 ADC 是高速蜂窝基站、超高速多载波蜂窝基础设施基站、电信、数字预校正观测、回程接收器以及其他许多需要高速转换的应用的绝佳选择。