完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
主要体现在设计PCB时,走线要遵守3W原则,或者是某些高速走线做包地处理。这样设计是为了防止线与线之间产生信号串扰的产生。 时序错误又体现在哪里呢?主要体现在DDR走线设计时要做等长匹配处理,总体原则是:地址,控制/命令信号与时钟做等长。DQ/DM信号与DQS做等长。为什么要做等长呢?主要是要让同组信号同时到达接收端,好让接收芯片能够同时处理这些信号。这样的设计就达到了防止时序错误的目的。
|
|
|
|
只有小组成员才能发言,加入小组>>
23457个成员聚集在这个小组
加入小组1016 浏览 1 评论
1172 浏览 1 评论
12573 浏览 0 评论
5974 浏览 3 评论
17768 浏览 6 评论
1056浏览 1评论
1073浏览 1评论
40mR/650V SiC 碳化硅MOSFET,替代30mR 超结MOSFET或者20-30mR的GaN!
392浏览 1评论
1020浏览 1评论
5641浏览 1评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2025-1-23 04:45 , Processed in 0.582508 second(s), Total 47, Slave 39 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号