完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
|
|
|
|
|
|
安装Vitis
在线安装网速很慢，离线下载安装包，Xilinx_Vitis_2019.2_1106_2127.tar 30.76GB 解压缩 tar xvf Xilinx_Vitis_2019.2_1106_2127.tar 安装，需要至少120G磁盘空间，最好150G以上 cd Xilinx_Vitis_2019.2_1106_2127/ 。/xsetup 安装完成 |
|
|
|
|
|
首先打开Vivado 2019.2，File-》New Project
Next，项目名称edt_zcu102_demo 默认 接下来的两个界面Add Sources和Add Constraints都直接Next，然后选择Boards，选择ZCU102，Next Finish，之后项目自动打开，点Create Block Design 设计名称edt_zcu102_demo，然后OK Add IP，如下图红色箭头所示 输入znyq进行过滤，并选择Zynq UltraScale+ MPSoC 点击Run Block Automation 默认，点OK 双击红框位置，查看自动化效果 点左侧PS-PL Configuration，展开，并将红框中的勾选框取消勾选，结果如图，OK 空白处右键，点击Validate Design 验证成功提示 右键Design Sources下的文件，点击Create HDL Wrapper 默认，点OK 创建完成之后，展开edt_zcu102_demo_wrapper，右键左侧红箭头，然后点Generate Output Products… 默认，点Generate |
|
|
|
|
|
使用petalinux生成linux镜像
我的petalinux安装在~/Desktop/petalinux/下 执行命令source ~/Desktop/petalinux/settings.sh 进入bsp文件所在目录 创建工程命令petalinux-create -t project -s xilinx-zcu102-v2019.2-final.bsp 根据edt_zcu102_wrapper.xsa文件所在目录（注意不是文件，也不要拷贝.xsa至当前目录下）重新配置petalinux-config --get-hw-description=‘/home/caochenghua/project_1edt_zcu102/’ |
|
|
|
|
只有小组成员才能发言，加入小组>>
2363 浏览 7 评论
2782 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2247 浏览 9 评论
3326 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2414 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
730浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
524浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
336浏览 1评论
742浏览 0评论
1940浏览 0评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
6210
评论
淘帖
4792
