JK触发器基本教程，讲的超详细！！

电路

基本的SR NAND触发器电路具有许多优点，并在顺序逻辑电路中使用，但是它存在两个基本的开关问题。

1.必须始终避免设置= 0和复位= 0条件（S = R = 0）
2.如果在启用（EN）输入为高时设置或重置更改状态，则可能不会发生正确的闩锁动作

然后，为了克服SR触发器设计的这两个基本设计问题，开发了JK触发器。

这种简单的JK触发器是所有触发器设计中使用最广泛的触发器，被认为是通用触发器电路。标有“ J”和“ K”的两个输入不是缩写的缩写字母，例如“ S”代表Set，“ R”代表Reset，而是由其发明人Jack Kilby选择的自治字母，以区分翻转字母。其他类型的翻牌圈设计。

JK触发器的顺序操作与具有相同“置位”和“复位”输入的先前SR触发器完全相同。这次的区别是，即使S和R都为逻辑“ 1” ，“ JK触发器”也没有SR锁存器的无效或禁止的输入状态。

该JK触发器基本上是一个门控SR触发器通过添加一时钟输入电路的，其防止当两个输入S和R等于逻辑电平“1”时可能发生的非法或无效的输出条件。由于有了这个额外的时钟输入，JK触发器具有四个可能的输入组合：“逻辑1”，“逻辑0”，“无变化”和“切换”。JK触发器的符号类似于SR双稳态锁存器的符号，如上一教程中所见，只是增加了时钟输入。

基本的JK触发器

在其发明者杰克·基尔比（Jack Kilby）之后，先前的SR双稳态的S和R输入现在分别被两个分别称为J和K输入的输入所代替。然后这相当于：Ĵ= S和ķ= R。

选通的SR双稳态门的两个2输入与门现在已由两个3输入与非门取代，每个门的第三输入连接到Q和Q的输出。SR触发器的这种交叉耦合允许先前无效的S =“ 1”和R =“ 1”状态被用于产生“切换动作”，因为两个输入现已互锁。

如果电路现在处于“置位”状态，则J输入将通过下部的NAND门被Q的“ 0”状态禁止。如果电路为“ RESET”，则通过上级“与非”门通过Q的“ 0”状态禁止K输入。由于Q和Q总是不同的，我们可以使用它们来控制输入。当输入J和K都等于逻辑“ 1”时，JK触发器如以下真值表所示进行切换。

JK函数的真值表

同为 SR锁存器	时钟	输入值		输出量		描述
	Clk	Ĵ	ķ	问	问	描述
	X	0	0	1个	0	记忆不变
	X	0	0	0	1个	记忆不变
	〜↓̲	0	1个	1个	0	重设Q»0
	X	0	1个	0	1个	重设Q»0
	〜↓̲	1个	0	0	1个	设置Q»1
	X	1个	0	1个	0	设置Q»1
切换动作	〜↓̲	1个	1个	0	1个	切换
切换动作	〜↓̲	1个	1个	1个	0	切换

然后，JK触发器基本上是带反馈的SR触发器，它在正常切换下任何时候都只能使其两个输入端子之一（SET或RESET）之一处于活动状态，从而消除了先前在SR触发器中看到的无效条件电路。

但是，如果J和K输入都为逻辑“ 1”（J = K = 1）为高电平，则当时钟输入变为高电平时，电路将在输出切换时“切换”并相互补充状态改变。当两个端子均为“ HIGH”时，这导致JK触发器的作用更类似于T型触发器。但是，由于将输出反馈到输入，这可能会使Q的输出在补足一次后连续在SET和RESET之间振荡。

尽管此JK触发器电路是对时钟SR触发器的改进，但如果在时钟输入的定时脉冲有时间变为“ OFF”之前输出Q改变状态，则它也会遭受称为“竞赛”的时序问题。为避免这种情况，定时脉冲周期（ T ）必须保持尽可能短（高频）。由于使用基本的NAND或NOR门构建的基本JK触发器有时无法做到这一点，因此开发了更加稳定的高级主从触发器（边沿触发）。

主从JK触发器

主从触发器通过使用两个串联配置的SR触发器消除了所有时序问题。一个触发器充当“主”电路，在时钟脉冲的上升沿触发，而另一个触发器充当“从属”电路，在时钟脉冲的下降沿触发。这导致两个部分，在时钟信号的相反半周期内使能主部分和从部分。

TTL 74LS73是双JK触发器IC，在单个芯片中包含两个单独的JK型双稳态，可以制作单或主从触发器。其他JK触发器IC包括带清零功能的74LS107双路JK触发器，带预设和清零输入的74LS109双路正缘触发JK触发器和74LS112双路负缘触发触发器。

双JK触发器74LS73

其他流行的JK触发器IC

设备编号	亚科	设备说明
74LS73	最小TTL	双JK型带透明触发器
74LS76	最小TTL	具有预设和清除功能的双JK型触发器
74LS107	最小TTL	双JK型带透明触发器
4027B	标准CMOS	双JK型触发器

主从JK触发器

的主-从触发器是基本上是两个门控SR触发器与具有反相时钟脉冲从串联配置连接在一起。来自“从”触发器的Q和Q的输出反馈到“主”触发器的输入，而“主”触发器的输出连接到“从”触发器的两个输入。从从机输出到主机输入的这种反馈配置提供了JK触发器的特性切换，如下所示。

主从JK触发器

输入信号J和K连接到门控“主” SR触发器，该触发器“锁定”输入条件，而时钟（Clk）输入为逻辑电平“ 1”时为“高”。由于“从”触发器的时钟输入是“主”时钟输入的反相（互补），因此“从” SR触发器不会触发。当时钟输入变为“低”到逻辑电平“ 0”时，“主”触发器的输出仅由门控“从”触发器“看到”。

当时钟为“低”时，“主”触发器的输出被锁存，并且对其输入的任何其他更改都将被忽略。选通的“从”触发器现在响应由“主”部分传递的输入状态。

然后，在时钟脉冲的“从低到高”转变时，“主”触发器的输入被馈送到“从”触发器的门控输入，而在“从高到低”转变时，相同的输入反映在“从”的输出上，从而使这种类型的触发器沿或脉冲触发。

然后，当时钟信号为“高”时，电路接收输入数据，并在时钟信号的下降沿将数据传递到输出。换句话说，主从JK触发器是“同步”设备，因为它仅以时钟信号的时序传递数据。