Xilinx FPGA控制器Everspin STT-DDR4的设计指南

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问答对人有帮助，内容完整，我也想知道答案 0 自旋转移扭矩磁阻随机存取存储器（STT-MRAM）是一种持久性存储威廉希尔官方网站，可利用各种工业标准接口提供性能，持久性和耐用性。 Everspin推出了STT-MRAM产品，该产品利用称为JE-DDR4的JEDEC标准DDR4接口的变体，它包含了对完整系统支持所需的独特功能。本文将帮助工程师了解Xilinx FPGA控制器的Everspin STT-DDR4设计指南 0
2021-1-15 06:08:20　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × ChristineGu 该类别下有 16 个回答。邀请回答 HengDu 该类别下有 16 个回答。邀请回答 heks 该类别下有 16 个回答。邀请回答 dfasda 该类别下有 15 个回答。邀请回答 nhonglan 该类别下有 15 个回答。邀请回答 yonglanzhang 该类别下有 15 个回答。邀请回答杀狼000 该类别下有 14 个回答。邀请回答 wenminglang 该类别下有 14 个回答。邀请回答 C880U 该类别下有 14 个回答。邀请回答 jhdfvs 该类别下有 14 个回答。邀请回答 chm5 该类别下有 14 个回答。邀请回答 muwersddg 该类别下有 14 个回答。邀请回答 hrtuoyu 该类别下有 13 个回答。邀请回答 hfgdzc 该类别下有 13 个回答。邀请回答 thyysbk 该类别下有 13 个回答。邀请回答凡人wlj 该类别下有 13 个回答。邀请回答 kszdj113 该类别下有 13 个回答。邀请回答飞雪9366 该类别下有 13 个回答。邀请回答 billbian 该类别下有 13 个回答。邀请回答 a732538 该类别下有 13 个回答。邀请回答举报谢赛相关推荐 • everspin生态系统和制造工艺创新解析 1365 • 如何调试Zynq UltraScale+ MPSoC VCU DDR控制器 2467 • 请问怎样去设计一种DDR2控制器？ 1273 • everspin最新1Gb容量扩大MRAM的吸引力 1146 • 具有28nm CMOS的1Gb 1.2V DDR4 STT-MRAM的产品化和优异的性能 1637 • FPGA外接DDR3，带宽怎么计算？ 13915 • STT-MRAM威廉希尔官方网站的优点有哪些？ 2013 • Xilinx ISE中的DDR控制器是否有任何IP实现 1617 • 如何用中档FPGA实现高速DDR3存储器控制器？ 2917 • 如何去实现高速DDR3存储器控制器？ 1346 1个回答

答案对人有帮助，有参考价值 0 　　启用ST-DDR4 　　为了使设计人员能够快速集成ST-DDR4支持，该过程从Xilinx Vivado开发环境中生成的现有8Gb DDR4 SDRAM-2666存储器接口生成器（MIG）开始。与8Gb DDR4 SDRAM的差异如下，并将在后续章节中进行说明：　　1.时间安排（减少工作频率，增加行访问时间，增加计数器宽度并减小CAS页面大小）　　2.加电（校准–校准期间启用了防乱涂模式）　　3.掉电（将所有相关数据塞入或移动到持久性存储器阵列中）　　4.性能（增加管道深度并提高数据传输效率）　　注意：健壮的ST-DDR4持久性存储器设计还需要系统级的纠错码（ECC）方案，但该文档不在本文范围之内。　　3. DDR4 SDRAM-1333内存接口　　在Xilinx设计环境中，将根据代表8Gb SDRAM DDR4-2666的速度和时序特性的输入参数生成DDR4接口逻辑。　　　　该表显示了DDR4和ST-DDR4的关键时序参数　　由于MIG无法使用当前JEDEC标准以外的参数创建接口逻辑，因此必须首先创建兼容JEDEC的DDR4控制器。 everspin 1Gb ST-DDR4 1333器件最类似于8Gb DDR4-2666 SDRAM器件，因此请使用8Gb DDR4 SDRAM 2666规格SDRAM DDR4-2666中的时序值，一旦创建了DDR4接口逻辑，就可以修改时序，上电，掉电和性能参数，以启用ST-DDR4持久性存储器。　　强烈建议在创建MIG之后，在Vivado中创建一个示例测试台，方法是右键单击.xci文件并选择名为“ Open IP Example Design 。..”的菜单项。创建示例设计将创建一个新的Vivado项目。以及模拟新创建的MIG所需的所有测试文件。

2021-1-15 14:09:04 评论举报张荣