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雷达仿真信号发生器的结构
图中,雷达仿真信号发生器的控制信号有雷达仿真信号脉冲开关、联合信号UNITED开关、制导信号SA-H开关、制导信号SA-L开关和照射输出SA-W开关。上述开关都是低电平有效,当“脉冲开关”有效时,雷达仿真信号发生器即处于工作状态。这时只要任何控制信号有效就能使其输出相 应的雷达仿真信号。“SA-H”有效时,“out1”输出高重频脉冲信号;“SA-L”有效时,“out1”输出中重频脉冲信号;“SA-W”有效时,“out2”输出照射脉冲信号;“UNITED”有效时,“out3”输出联合脉冲信号,即在照射脉冲底电平时加入高重频或中重频脉冲信号。 |
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CPLD内电路设计及仿真
本设计中选用的CPLD为Altera公司的EPM7128SLC84,属于MAX7000系列。MAX7000系列提供600~5000可用门(器件上提供1200~10000门),引脚到引脚的延时为6ns,计数器频率可达151.5MHz。 CPLD是雷达仿真信号发生器的核心所在,其内部电路主要分为6个子模块,分别是5分频及脉宽整形模块、10分频及脉宽整形模块、60分频及脉宽整形模块、100分频电路、625分频电路和脉冲输出选择器。各模块之间连接关系如图2所示。 时钟脉冲输入CLK频率为外部晶振提供的10MHz的信号,为10分频及脉宽整形电路、60分频及脉宽整形电路、100分频电路提供50ns脉宽的输入信号。100分频和625分频电路是采用MAX+PLUSⅡ自带宏函数LPM-COUNTER(可预置计数器)设计的,10MHz的信号由LPM-COUNTER的clk端输入,而cout作为分频后的脉冲输出端,根据需要的脉冲频率来设置函数modulus和width参数,以100分频电路为例,将modulus设置为100相应的width设置为7,当宏函数各控制信号设置为计数状态后,在clk上升沿来到时开始计数。当计数到100时,计数器归零并在cout输出一脉宽为clk时钟周期的脉冲,如此反复,从而达到100分频的目的,图3给出100分频的仿真波形。 60分频及脉宽整形电路产生周期 6μs、脉宽1.2μs的高重频脉冲,其结构如图4所示。分频电路采用上述同样的设计方法,只需将modulus和width参数分别设置为60和6,即产生周期为6μs脉宽100ns的脉冲(图5中clk100ns)。将此信号作为D触发器的时钟信号,而该D触发器的输入端始终保持高电平,这样当D触发器在时钟上升沿到来后输出会始终保持“1”,但为了得到1.2μs脉宽的脉冲必需在1.2μs后对D触发器清零。清零信号的设计同样利用LPM-COUNTER函数,函数的输入信号为10MHz的脉冲信号,modulus和width参数分别设置为13和4,当计数到13时(clk输入端出现第13个上升沿,即时钟过去12个周期1.2μs)计数器归零并在cout产生脉冲通过反相器接D触发器(图5中D:CLRN)清零端对触发器清零使其输出“0”。为了使计数器在D触发器输出“0”时不处于计数状态,将D触发器的输出端通过反相器接入LPM-COUNTER的同步清零端aclr。这样便能在D触发器输出端得到需要的高重频信号(图5中f166k),图5给出了其仿真波形。 10分频及脉宽整形电路产生周期60μs、脉宽3μs的中重频脉冲。它的设计采用和高重频信号一样的方法,只是将高重频信号作为其10分频电路的输入。 5分频及脉宽整形电路产生周期50ms、脉宽31.25ms的照射脉冲。它主要由一个LPM-COUNTER函数和译码器74138构成,LPM-COUNTER的时钟输入利用100分频和625分频产生的周期6.25ms、脉宽10us的脉冲(见图2)。将LPM-COUNTER函数width参数设置为3,其q[2..0]输出0~7,将其作为译码器的输入,这时在译码器的8个输出端y0~y7会分别保持6.25ms的“0”。将y0~y4作为输入,到5输入与门就可得到31.25ms的脉宽。而译码器8个时钟周期的循环则构成50ms的脉冲周期。图6为照射脉冲仿真波形。 输出选择器主要完成联合状态和各脉冲输出管脚的选择。联合状态输出利用照射脉冲来控制高重频和中重频信号LPM-COUNTER函数的aclr清零信号,以便到达控制重频信号的输出。图7为联合状态的仿真波形。 |
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