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FPGA编译在place步骤显示“unusual high hold time violation detected”

问答对人有帮助，内容完整，我也想知道答案 0 如题，FPGA编译在place步骤显示“unusual high hold time violation detected”，在place步骤会持续数小时，具体提示有 "para_config/store_1322:DMUX ->decode/trig_data<15>:BX-3214" 这样的提示很多，有2000多个，导致一直在编译修复该问题。我在该论坛看到过这样的提问帖子，但是并没有给出具体的解决办法，各位大神有没有好的解决方法，跪谢。新手，刚注册，只有一个积分，对不住了。 0 已退回1积分
2020-10-26 18:18:12　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答举报大东哥000 相关推荐 • 如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？ 2512 • PADS LAYOUT不能打通孔，显示VIOLATION DETECTED 14895 • PGA里面怎么实现时钟可调呢？ 1687 • PAR报告没有显示任何设置值 2142 • FPGA使用ddio方式送数据给AD9957发现FPGA送数据的延迟较大 3774 • 请问AD80370中hold up time为负值是为什么？ 1415 • 如何实现硬件FPGA中的时序报告给出的时序 1937 • Vivado2013.3实现失败 4192 • 在全编译时出现hold time问题，跪求大侠知道 2998 • 程序编译成功，仿真时不能全速运行是怎么回事？ 425 1个回答

答案对人有帮助，有参考价值 0 本帖最后由卿小小_9e6 于 2020-10-26 19:30 编辑 1.提问不一定需要积分的。 2.工程可否方便提供一下？这样直接看不出来。你看到的论坛其他帖子，描述的大多数情况是时序违例导致。不管是何种情况，都需要具体分析才行。

2020-10-26 19:26:49 3 评论举报卿小小_9e6 3 条评论大东哥000 2020-10-26 21:53 工程真的没法提供，照片也不能上传，https://bbs.elecfans.com/jishu_1658336_1_1.html 我的问题跟上述帖子中的问题是一致的赞回复举报卿小小_9e6 回复大东哥000： 2020-10-27 09:51 错误表象是时序违例。可能是跨时钟域处理有问题，需要检查包括时钟处理、模块/接口例化等在内的情况；还可能是编译设置；实际情况还可能就是简单的时序违例。个人平时遇到的时序违例问题，大概率出在跨时钟域处理问题上。你这边基本情况理解，可以考虑咨询一下同事。赞回复举报大东哥000 回复卿小小_9e6： 2020-10-28 22:20 好的，感谢给出指导建议，我再好好研究下，谢谢赞回复举报