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基于 DDS 原理,应用 FPGA 开发 信号发生器

1467 DDS
2020-10-13 16:21:42   评论 分享淘帖 邀请回答 举报
3个回答
2020-10-13 16:21:43 3 评论

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3 条评论
  • 2020-10-15 17:01

    基本原理是比较容易理解的。低频实现没有问题。主要是高频端。
    加入内部时钟为100MHz(也就是采样率100MSa/s),根据采样定理,可以输出50MHz的信号,这没有问题。 问题是这 50MHz的信号不是正弦波呀。
    是通过外部的低通滤波器做到的?

    卿小小_9e6 回复 聚露123: 2020-10-15 17:44

    DDS输出的是一个个方波构成的“伪正弦波”,外部电路需要搭配低通/高通/带通滤波电路对波形进行积分,使其成为正弦波。
    加入的时钟是参考时钟,进入芯片后,芯片内部有PLL对参考时钟进行相位调整和频率调整。调整参数需要由CPU对DDS进行配置。调整后PLL输出频率可能高达上GHz。
    低端的DAC芯片内部有简单的PLL,PLL输出频率一般是几百MHz不等。
    //------
    你说的100MHz是参考时钟,不是DA转换的内部时钟/工作时钟。

    卿小小_9e6 回复 聚露123: 2020-10-15 17:46

    最简单的理解方式是你搜索一个DDS芯片,看看它的内部结构框图就明白了。至于整数分频/小数分频这些就不展开了,看手册都能看到。

    我参考的ADI公司的ADF5355做的上述回答。

2020-10-13 18:12:56 评论

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2020-10-15 19:58:05 评论

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