完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
亲爱的先生
Vivado：v2016.4 装置：Artix-7 我尝试在Vivado中使用MIG设计DDR3 SODIMM接口。 但是，MIG只生成一对ddr_ck。 我认为DDR3 SODIMM需要2对ddr_ck，如ddr_ck0和ddr_ck1。 我该如何生成2对ddr_ck？ 谢谢。 
0
|
|
相关推荐
3个回答
|
|
|
你好
在MIG生成期间您选择哪个内存部分？ 双时钟仅针对双列内存模块生成，而单列内存模块仅生成单时钟。 问候， 萨蒂什 问候，萨蒂什----------------------------------------------- --- --------------------------------------------请注意 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用的帖子。感谢.-- ---------------------------- --------------------- ---------------------- 在原帖中查看解决方案 |
|
|
|
|
|
你好
在MIG生成期间您选择哪个内存部分？ 双时钟仅针对双列内存模块生成，而单列内存模块仅生成单时钟。 问候， 萨蒂什 问候，萨蒂什----------------------------------------------- --- --------------------------------------------请注意 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用的帖子。感谢.-- ---------------------------- --------------------- ---------------------- |
|
|
|
|
|
|
|
|
|
|
只有小组成员才能发言，加入小组>>
2420 浏览 7 评论
2823 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2294 浏览 9 评论
3374 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2461 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1179浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
587浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
451浏览 1评论
2005浏览 0评论
731浏览 0评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
3376
评论
淘帖
1553
