同步从一个时钟域到另一个时钟域的多位信号怎么实现？

除非对这种多位总线的编码和使用有一些特殊之处，否则简单地解决亚稳态（背靠背触发器）不足以将数据从一个域带到另一个域。
看看这个时钟关于总线一致性的问题。
另外，请看一下这篇关于为低数据速率构建适当的时钟域交叉系统的文章（从一个域到另一个域的数据量很低 - 每N个目标时钟周期小于一个数据;比如说3-4）。
如果这些都不适用，那么您可能需要使用时钟交叉FIFO来跨域传输数据。
Avrum

我很感激你的回答。
我的两个时钟是125MHz和222.22MHz。
可能是快速而肮脏的解决方案：目前我实例化了FDRE并实现了3阶段同步。 
- 同步阶段0 
data_sync_reg0_cnt：for i in 0 to BUS_WIDTH-1 generate 
开始 
data_sync_reg0：FDRE 
通用地图（ 
INIT => INITIALISE 
） 
港口地图（ 
C => clk， 
D => data_in（i）， 
Q => data_sync0（i），
CE =>'1'， 
R =>'0' 
）; 
end generate data_sync_reg0_cnt;  
- 同步第1阶段 
data_sync_reg1_cnt：for i in 0 to BUS_WIDTH-1 generate 
开始 
data_sync_reg1：FDRE 
通用地图（ 
INIT => INITIALISE 
） 
港口地图（ 
C => clk， 
D => data_sync0（i）， 
Q => data_sync1（i），
CE =>'1'， 
R =>'0' 
）; 
end generate data_sync_reg1_cnt;  
- 同步第2阶段 
data_sync_reg2_cnt：for i in 0 to BUS_WIDTH-1 generate 
开始 
data_sync_reg2：FDRE 
通用地图（ 
INIT => INITIALISE 
） 
港口地图（ 
C => clk， 
D => data_sync1（i）， 
Q => data_sync2（i），
CE =>'1'， 
R =>'0' 
）; 
end generate data_sync_reg2_cnt;  
DATA_OUT
设计细节完整没有问题。
我还没做时间分析。
我希望最好的。
继续然后继续下去。
:-)
--------------------------------------------------
--------------------------------------------------
---- FPGA爱好者！-------------------------------------------
--------------------------------------------------
-----------

None